FPGA允許硬件設計工程師利用單芯片上的處理器、解碼邏輯、外設和協處理器實現一個完整的計算系統。FPGA可以包含數千到數十萬的邏輯單元，可以從這些邏輯單元實現一個處理器，如Xilinx PicoBlaze或MicroBlaze處理器，或者可以是一個或者更多的硬邏輯單元(如Virtex-4 FX PowerPC)。大量的邏輯單元使你可以實現數據處理單元，這些單元與處理器系統一起工作，由處理器對其進行控制或監控。

　　FPGA作為一種可重復編程的單元，允許你在設計過程中進行編程并對其進行測試。如果你發現了一個設計缺陷，你可以立即對其進行重新編程設計。FPGA還允許你實現硬件運算功能，而這在以前的實現成本是很高的。CPU流水線與FPGA邏輯之間緊密結合，這樣就可以創建高性能軟件加速器。

　　圖1的模塊框圖顯示了PowerPC、集成的APU控制器以及一個與之相連的協處理器。來自高速緩存或存儲器中的指令可以立即出現在CPU解碼器和APU控制器上，如果CPU能識別指令，則運行這些指令。否則，APU控制器或用戶創建的協處理器可以對指令做出應答并執行指令。一個或者兩個操作數被傳遞到協處理器，并返回一個結果或狀態。APU接口還支持用一個指令發送一個數據單元。數據單元的大小范圍從一個字節到4個32位的字。

　　圖1：PowerPC、集成的APU控制器和協處理器

　　通過一個結構協處理器總線(FCB)，可以將一個或多個協處理器連接到APU接口。連接到總線的協處理器范圍包括現存的內核(例如FPU)到用戶創建的協處理器。一個協處理器可以連接到FCB用于控制和狀態運算，并連接到一個處理器總線，實現直接存儲器數據塊訪問以及DMA數據傳遞。一種簡化的連接方案，例如FSL，也可以在FCB和協處理器之間使用，在犧牲一定性能的條件下實現FIFO數據和控制通信。

　　為展示指令流水線連接加速器的性能優勢，我們采用一個處理器總線連接FPU首先實現了一個設計，然后采用APU/FCB連接的FPU實現設計。表1總結了兩種實現方式下有限脈沖響應(FIR)濾波器的性能。如表1中所反映的一樣，連接到一個指令流水線的FPU使軟件浮點運算速度增加30倍，而APU接口相比于總線連接FPU來說改善了近4倍。

表1：未加速與加速的浮點性能

　　　　C代碼轉換到HDL

　　采用C到HDL的轉換工具將C代碼轉換到HDL加速器是一種創建硬件協處理器的高效方法。圖2所示以及下面詳述的步驟總結了C到HDL轉換的過程：

　　圖2：C-HDL設計流程

　　1. 使用標準C工具實現應用程序或算法。開發一種軟件測試向量(test bench)用于基線性能和正確性(主機或臺式電腦仿真)測試。使用一種編譯器(例如gprof)來開始確定關鍵的函數。

　　2. 確定是否浮點到定點轉換適當。使用庫或宏來輔助這種轉換，使用一個基線測試向量來分析性能和準確性。使用編譯器來重新評估關鍵函數。

　　3. 使用C到HDL轉換工具(如Impulse C)，在每個關鍵功能上重復，以實現：將算法分割成并行的進程;創建硬件/軟件進程接口(流、共享存儲器、信號);對關鍵的代碼段(例如內部代碼循環)進行自動優化和并行化;使用桌面電腦仿真、周期準確的C仿真以及實際的在系統測試對得到的并行算法進行測試和驗證。

　　4. 使用C到HDL轉換工具將關鍵的代碼段轉換到HDL協處理器。

　　5. 將協處理器連接到APU接口用于最終的測試。