問題與解決

　　1、狀態機問題

　　在整體調試的時候，當主持人按開始按鈕后，程序就死在那里，不能接收搶答信息，由于搶答鍵盤已單獨調試成功，因此懷疑是控制搶答過程的狀態機除了問題，指示進入開始狀態的紅色LED燈一直亮著，說明程序的確死在開始狀態。再次綜合的過程中發現警告提示：狀態機的狀態量的賦值錯誤，把二進制標識“b”誤寫為“h”，這樣由于狀態機數據寬度小于時間數據數據長度，自動取較小位數據；如state_start = 4‘b0010誤寫為state_start = 4’h0010，實際就是state_start = 4’b0000，這肯定與前面狀態沖突；同時調試過程中也遇到過復位時沒有把狀態機復位到初始狀態的情況。經過此次設計，體會認識到狀態機在實際控制中的重要性，以后設計中要學會看綜合布線過程中警告信息。

　　2、信號同步的問題

　　在搶答器按下開始鍵后有一個等待搶答30s 的延遲時間，當30s 完成后如果三個小組都沒有人按搶答鍵，那么此次比賽搶答無效，系統自動回到主持人按開始前的系統等待狀態；當計時完成30s 后生成一個高電平的脈沖信號（pulse），由于此脈沖信號高電平持續時間是整個系統的系統時鐘（clk），這個時鐘周期小于狀態機的時鐘周期（clk_4），直接用狀態機的時鐘是檢測不到此脈沖信號，需要把此脈沖信號同步到與狀態機時鐘同步。

　　采用的方法是：首先用一個鎖存器（pulse_reg）鎖存此脈沖信號（鎖存器時鐘也為系統時鐘），通過鎖存器的輸出值和原脈沖信號寄存器值就可以檢測到脈沖由低電平0 到高電平1 的跳變沿，同樣用一個與系統時鐘同步的鎖存器（flag）鎖存這個跳變沿，當出現這個跳變沿時flag=1;而為了讓狀態機時鐘（clk_4）檢測到flag 信號，同時要在狀態機時鐘檢測到后要把flag 清零，為下一次檢測作準備，這時可以當狀態機時鐘（clk_4）檢測到flag=1’b1 后，同時生成一個flag的清零信號（flag_rst）flag_rst=1’b1;當flag_rst 為1 時把flag 清零。

　　調試信號同步的部分程序如下：

　　reg flag_rst; //生成flag_rst 信號

　　always @ （posedge clk_4 or negedge rst_n）

　　begin

　　if（！rst_n）

　　begin

　　flag_rst 《= 1‘b0;

　　end

　　else

　　begin

　　if（flag == 1’b0）

　　flag_rst 《= 1‘b0;

　　else

　　begin

　　flag_rst 《= 1’b1;

　　end

　　end

　　end

　　always @ （posedge clk）

　　begin

　　pulse_reg 《= pulse;

　　end

　　reg flag; //flag 用來檢測pulse 上升沿

　　always @ （posedge clk）

　　begin

　　if（！rst_n）

　　flag 《= 1’b0;

　　else

　　begin

　　if（（pulse_reg == 1‘b0）&&（pulse == 1’b1））

　　flag 《= 1‘b1;

　　else if（flag_rst == 1’b1）

　　flag 《= 1‘b0;

　　end

　　end

　　reg flag_reg; //生成與clk_4 同步的用于檢測脈沖上升沿信號的flag 信號

　　always @ （posedge clk_4）

　　begin

　　flag_reg 《= flag;

　　end

　　用modesim6.0 仿真波形如下：

　　圖9.信號的同步的仿真波形

　　從仿真波形中可以看出當pulse 高電平時的下一個時鐘flag = 1’b1;為了讓時鐘clk_4 能夠檢測到flag = 1’b1，就讓flag 一直保存到clk_4 上升沿出現，然后在clk_4 上升沿把flag 的復位信號flag_rst 置1；然后flag， flag_rst都清零。改變pulse 脈沖出現的時間或者clk_4 的頻率都能檢測到pulse 的高電平。經過信號同步后，狀態機能夠檢測搶答計時完30s 后生成的一個脈沖信號然后回到初狀態。

　　時序設計是數字電路電路的主要工作，在設計中一定要明白信號如何傳遞，在何時賦值，何時信號值需要改變等，這樣才能更好的設計。在需要改變寄存器值的時刻沒有對寄存器進行操作，會造成結果的錯誤。