3.3.2 部分積壓縮結構

　　本設計混合使用 4：2 壓縮器、3：2 壓縮器、全加器和半加器，實現了13 個部分積的 快速壓縮，并保證了精度。本文部分積壓縮結構的劃分如圖2 所示。

　　圖 2 中，虛線給出了傳統部分積的壓縮劃分，而實線描述的是本文采用的部分積壓縮結 構劃分，這樣的劃分有利于簡化第二級的壓縮結構，從而在保證速度的基礎上，節省FPGA 內部資源。從圖2 中可看出，有些位不必計算，因為這些位是由Booth 編碼時引入的乘數尾 數的符號位產生的，48 位足以表達運算結果。

　　3.3.3 改進的4：2 壓縮器

　　本設計采用廣泛使用的 4：2 壓縮器，并針對FPGA 內部資源特點，對其進行了改進。 如圖3 所示。 傳統的 4：2 壓縮器即兩個全加器級聯，共需要四個異或門和8 個與非門。而改進的4： 2 壓縮器需要四個異或門和兩個選擇器（MUX）。8 個與非門需要36 個晶體管，而兩個MUX 需要20 個晶體管。同時，FPGA 內部集成了大量的異或門和選擇器資源，這種設計方法也是對FPGA 的一個充分利用。

　　由于壓縮部分積需要大量的4：2 壓縮器，所以改進的電路能 在一定程度上減小版圖的面積，也為該乘法器的ASIC 后端設計帶來了優勢。另外，改進的 壓縮器的4 個輸入到輸出S 的延時相同，都是3 級XOR 門延時。

　　4 32 位浮點乘法器的實現與仿真

　　圖 4 顯示了本設計的FPGA 時序仿真結果，時序仿真環境為Quartus II 7.0，目標芯片為 Cyclone 系列的EP1C6Q240C8，功能仿真環境為Modelsim 6.0b。整個設計采用VHDL 語言進行結構描述，綜合策略為面積優先。由仿真視圖可看出，該浮點乘法器可穩定運行在80M 及以下頻率，在延時5 個周期后，以后每一個周期可穩定輸出一級乘法運算結果，實現了高 吞吐量。如果采用全定制進行后端版圖布局布線，乘法器的性能將更加優越。

　　5 結語

　　本文作者創新點：針對FPGA 器件內部資源特性，獨創地提出了一種適合FPGA 實現 的5 級流水高速浮點乘法器。該乘法器支持IEEE754 標準32 位單精度浮點數，采用了基4 布思算法、改進的布思編碼器、部份積壓縮結構等組件，從而在保證高速的前提下，縮小了 硬件規模，使得該乘法器的設計適合工程應用及科學計算，并易于ASIC 的后端版圖實現。 該設計已使用在筆者設計的浮點FFT 處理器中，取得了良好效果。