基于FPGA的掃頻信號源的研究與設計

掃頻技術是電子測量中的一種重要技術，廣泛用于調頻放大器、寬頻帶放大器、各種濾波器、鑒相器以及其他有源或無源網絡的頻率特性的測量。掃頻信號源是整個測量系統設計的關鍵環節之一，隨著被測量的頻率和精度要求的不斷提高，由傳統的晶體振蕩器設計的掃頻信號源已不能滿足要求。因此，近年來出現一種直接數字頻率合成技術(DDS)，它采用數字電路合成所需波形，具有精度高、產生信號信噪性能好、頻率分辨率高、轉換速度快等優點。本文設計的掃頻信號源是基于DDS技術，并在Altera公司的EP2C20上實現邏輯綜合、布局布線、時序仿真及功能驗證。DDS電路、掃頻信號的控制及顯示電路均集成在FPGA中實現了片內集成，不僅減小了電路尺寸，而且還增強了抗干擾性，使可靠性得到了進一步的提高。該掃頻信號源克服了傳統掃頻信號源電路復雜、價格昂貴、體積龐大等缺點，具有掃頻和點頻兩種頻率輸出方式及測頻、掃速控制等功能。

1 掃頻技術的原理

將正弦信號加入線性時不變系統，其穩態響應是與輸入信號相同頻率的正弦量，但它的幅值和相位則決定于具體系統的動態特性。為此，就需要分析在正弦信號作用下，一定頻率范圍內系統的輸出量和輸入量的幅值比和相位的變化規律，即系統的頻率特性。一個系統輸出量與輸入量之比稱為頻率響應函數。即：

其中，頻率響應的模A(ω)=∣H(ω)∣是表征輸出與輸入的幅度之比，稱為系統的幅頻特性。頻率響應的相位φ(ω)= ∠H(ω)是表征輸出與輸入的相位之差，稱為系統的相頻特性。

為了測量系統的頻率響應，可以對系統采用逐點掃描的方法，也可以采用掃頻的方法。采用掃頻的方法通常需要利用掃頻信號發生器產生一定頻率范圍的掃頻信號，并將這一信號加到被測系統的輸入端。同時，測出該系統對應的掃頻輸出。則測出的輸出信號與對應的輸入信號幅度之比就是系統的幅頻特性。輸出信號與對應的輸入信號的相位之差就是系統的相頻特性。

2?基于DDS技術掃頻信號源的設計與實現

2.1 DDS掃頻信號源系統組成原理

掃頻信號源是掃頻儀的重要組成部分，用于產生測試的正弦掃頻信號。其輸出的掃頻信號應是等幅的，掃頻范圍應是可調的，掃頻規律可以是線性掃頻或對數掃頻。本系統以FPGA為平臺，運用DDS技術實現掃頻信號源。與傳統的頻率合成器相比，DDS是實現電子設備全數字化的一個關鍵技術。DDS中主要包括頻率控制寄存器、相位累加器和正弦計算器3部分。其中，頻率控制寄存器用來裝載并寄存用戶輸入的頻率控制字。相位累加器則根據頻率控制字在每個時鐘周期內進行相位累加，得到正弦波的相位值；正弦計算器則計算數字化正弦波的幅度。DDS輸出的一般是數字化的正弦波，因此還需經過D／A轉換器和低通濾波器才能得到一個可用的模擬信號。

本文設計的以FPGA為實現平臺的DDS掃頻信號源原理圖如圖1所示，DDS所產生的是固定頻率的信號，其頻率控制字FSW與輸出信號，fout和參考頻率的fc之間的關系為：

掃頻信號源只需在DDS原理圖的基礎上增加頻率累加器，每來一個時鐘脈沖，頻率累加器根據起始頻率和頻率增量產生瞬時頻率，然后經過相位累加器運算輸出掃頻信號的瞬時相位，以此相位值尋址正弦值存儲表，通過查表得到與相位值對應的幅度量化值；在下個周期來臨時，頻率累加器一方面將在上一個時鐘周期作用后所產生的新的頻率數據反饋到頻率加法器的輸入端，以使頻率加法器繼續累加，頻率累加的瞬時值與上一個周期相位累加器反饋到相位加法器輸入端的數據累加，然后再依此周期累加的相位值重新尋址正弦值存儲表，得到對應的幅度量化值。

掃頻信號源頻率分辨率fstep直接取決于DDS的頻率最小分辨率△fmin計算公式如下：

掃頻信號源需要給定起始頻率，fstart終止頻率fstop和每個周期的頻率增量△f，掃頻信號源的起始頻率控制字start_fsw、終止頻率控制字stop_fsw和頻率增量控制字inc_fsw分別為：

2.2 相位累加器的設計

相位累加器由加法器和寄存器構成。加法器完成加法，寄存器將加法器的結果加以保存作為下一次相加用，周而復始直到加法器出現溢出。

在研究過程中，取相位累加器的輸出位數是32位，而對于“一次多位”的加法器來講，最長的延遲來自進位的脈沖通過所有階段的時候。目前已經采取了許多技術來縮短這一進位延遲，由于在老一代FPGA中沒有提供內部快速進位邏輯，可以通過跳躍進位、先行進位和進位選擇加法器來提高加法運算的速度，但是在現代FPGA系列中都具有特別快的“脈沖進位邏輯”，所以本設計采用進位流水線技術，這樣不但提高了累加器的運算速度，而且降低了設計復雜度。流水線技術是將一個算術操作分解成一些基本操作以達到提高工作速度的一種技術，因此流水線加法器可以作為提高加法器速度的首選。本設計將32位累加器分成4條流水線，每條流水線完成8位的加法運算，流水線的進位進行級聯。采用流水線結構可以提高器件的運算速度。

由于頻率控制字只在頻率控制字更新后的前4個周期變化，以后各個周期不再變化。基于這種情況，可以對累加器進行改進，從而節省部分存儲器。改進的流水線的結構圖及在FPGA中綜合結果如圖2所示。

當頻率控制字開始變化時，DDS控制器發送控制信號Start，開始輸出控制信號，第一個時鐘上升沿到來，將clk1置高，頻率控制字FSW的低8位寫入第一級流水線的寄存器，第二個時鐘上升沿到來，寫入FSW的次低8位，以此類推，第四個時鐘周期上升沿到來，完成數據輸入。在以后的周期內，這些數據將保持不變，直至下一次數據刷新。所以，此流水線設計不僅提高了速度，而且相對減少了寄存器的數量。在EP2C20中實現累加器，采用流水線累加器與傳統的累加器速度和資源比較如表1所示。

仿真結果表明，采用進位級聯的流水線技術，既能保證較高的資源利用率，又大幅度提高了系統性能和速度。

2.3 ROM壓縮算法

在設計中為節省ROM的空間，盡量節省芯片資源，通常累加器的寄存器輸出只有其高K位被用于頻率合成，其余的較低的N-K位則舍棄不用，這就是所謂的相位截斷。在實際應用中，還希望進一步節約ROM的占用，而ROM壓縮最簡單的方法是利用正弦信號的對稱性，利用一個象限的信號通過地址變換來表示全部的正弦信號。

sin(x)函數在0～2π區間內，它是關于x=π的奇函數。即：

所以只需將0～2π區間的相位編碼減去π，求出其幅度值后在加移負號，這樣的效果就相當于直接對π～2π區間相位求sin值。這個負號要以數字編碼的形式表現出來，所以，π～2π區間的幅度序列是0～π區間幅度序列的補碼。在0～π區間，sin(x)函數是關于x=π／2的偶函數。所以：

可見，當相位處于π／2～π區間時，將此時的相位編碼減去π／2后，在以π／2為模對其求補，這樣得到的相位值就是處于0～π／2區間并和原相位值有相同的函數值，在以這個相位碼對ROM尋址，得出的幅度就是π／2～π區間對應幅值序列。即ROM中只存儲0～π／2的幅度序列，然后通過相位求補，獲得0～π的幅度碼，通過幅度求補獲得π～2π的幅度碼。優化后的相位碼到幅度碼的轉化框圖如圖3所示。

這樣就完成了整個波形的拼接，實現用ROM只存儲1／4周期波形而可以輸出整個周期，減少了ROM的2位地址，ROM表壓縮比達到了4：1，且硬件電路比較容易實現。

3 信號調理電路

信號調理電路包括低通濾波器和功率放大2部分。

經過D／A轉化輸出信號含有高頻噪聲，故要對其進行濾波處理，濾除不需要的頻率分量，以便輸出頻譜純凈的正弦信號。本系統選用7級橢圓低通濾波器，其截止頻率為9.8 MHz。功率放大部分是為了提高掃頻信號源驅動后級負載的能力。該放大電路選用高速寬帶運放MAX 4117及三極管2N2905，2N2219，其帶寬可達到300 Mb／s，輸入輸出阻抗均為50 Ω。

4?系統性能及測試結果

本系統采用Altera公司的EP2C20F484C8為主控制器，D／A轉換器選用AD公司的AD9761，AD9761是一個雙通道，具有40 MSPS的精度為10位的高速CMOS DAC，并內置2倍數插值FIR濾波器。

在QuartusⅡ中進行時序仿真，系統的局部仿真結果如圖4所示。

通過QuartusⅡ中的嵌入式邏輯分析儀SignalTapⅡ分析結果如圖5所示。

測試結果表明，本系統設計的掃頻信號源在線性掃頻模式下，完全達到了預期的設計目的。

系統最終在硬件電路中測試結果如下：最大掃頻范圍：DC～10 MHz，掃頻寬度可在此范圍內任意設定；最小掃頻步長：50 Hz；掃頻速度：100 Hz／s；輸出波形幅值范圍：0～5 V；幅值分辨率：50 mV。

5 結語

本掃頻信號源采用DDS技術，完成對相位累加器和相位幅度轉化電路的優化設計，與相比利用FPGA芯片將掃頻信號源的硬件電路集成在一個片上系統，提高整個系統的工作頻率，并減少了寄存器的占用數量。

所有電路模塊采用Verilog HDL語言進行RTL級描述，并完成邏輯綜合、布局布線、時序仿真及硬件測試，最終在硬件電路上驗證了整個系統設計的正確性。測試結果表明，該掃頻信號源的時鐘頻率可以穩定的運行于50 MHz，信號源的頻率分辨率可以達到0.1 Hz，掃頻范圍可以在0～10 MHz之間任意設定，完全滿足在中低端掃頻儀中應用的要求。