要說ASIC設計者的經驗有所提示的話，那么將來的百萬門級可編程邏輯設計中驗證會耗費大半的設計周期。隨著設計復雜度的增加，傳統的設計驗證方法如仿真需要其它技術和工具的補充，因為這些可編程芯片系統（SOPC）進行完全的真實模擬是不可在適當的時間內完成。而且，設計規模的陡增必然需要新的工具來觀察已編程期間的內部操作。尤其是隨著第三方IP使用的增加，它們需要獲取內部探測來驗證操作，使其和設計的其它部分相分離。最后，由于封裝技術的提高，必須開發新的方法以使于對象BGA之類日趨小型化和大規模封裝的硬件進行驗證。

一種新的技術SignalTap，業已開發滿足這些需求。SignalTap允許設計者在PLD運行期間同時監視內部信號。通過下載電纜或傳統的分析設備連接到用戶工作部的PC板卡上，便可以在用戶的工作部上觀察到這些信號的波形。使用SingnalTap就類似于使用邏輯分析儀，能夠設置初始化，觸發（內部或外部）和顯示條件以及觀察的內部信號，用戶以此可以研究設計的運行狀態。用戶的分析參數可以被編譯為嵌入邏輯分析儀（ELA），它和設計的其它數據一起配置PLD。Altera APEX 20K系列器件支持SignalTap，采用Altera MasterBlaster作為器件的下載電纜。

以下是三個不同的例子演示SignalTap技術所賦有的用途。例1便于探測內部連線

若沒有采用SignalTap接口，PLD用戶必須更改設計以探測內部邏輯的連線。設計的內部連線必須連接到頂層設計的管腳上。如果結點處于龐大分級設計的下層，那么改起來很復雜，同時很耗時，而且破壞了設計的完整性。ELA接口支持拖放選擇用于邏輯分析的連線。 這個接口根本就無需改變設計。圖1為用于選擇邏輯分析節點的接口。

選擇了ELA的輸入通道之后，需要重新編譯設計把ELA配置加入期間配置文件中。重新編譯只是把一個ELA實例添加到現有的設計中，而無需改變已有的設計。更新后的配置文件重新配置器件后，標準邏輯分析儀就會可以檢測那些被連接到器件管腳的內部信號了。例2子監測難以接近的管腳

隨著PLD的尺寸日益減小和PCB的復雜度日益增加，PLD用戶發現越來越多的PLD管腳無法接近不在PCB的外層。和例1類似，ELA接口可以把無法接近的管腳連接到用于邏輯分析的保留管腳。其實，ELA接口無非就是在不改變設計文件的同時復制了這些管腳。

使用ELA的流程和例1相同，區別是設計的輸入和輸出管腳作為輸入通道而非內部連線作為輸入通道。這兩種應用可以同時在一個ELA實例中實現。而且，觸發輸出信號能夠產生器件的內部事件作為外部邏輯分析儀的觸發輸入信號。例3不使用外部分析儀監測PLD內部事件

在某種情況下器件沒有空閑管腳用于調試，這時ELA可以用于內部信號和監測滿足觸發條件的通道。這些采樣數據保存在PLD的嵌入存儲器內，然后通過JTAG口上載到主系統。五個JTAG管腳是器件用于編程的專用管腳，因此器件I/O沒有管腳用于調試。

使用采樣模式ELA的第一步是和例1一樣拖放選擇內部連線，而不必修改設計。選擇器件的內部連線或管腳作ELA的輸入通道后，一個通道必須設置為ELA的采集時鐘。所選信號的正沿（上升沿）為通道的采樣時刻。如果采樣時鐘為66MHz的系統時鐘，那么ELA將以66MHz采樣。以系統速率獲取采樣數據。

輸入通道的樣值存儲在器件的嵌入存儲塊內，ELA功能監測輸入通道是否發生觸發事件。SignalTap接口定義的觸發事件如圖2所示。每個輸入通道可以監測六種不同條件之一。

一旦ELA存儲了滿足觸發狀態的足夠數據，ELA停止采樣監測輸入通道。然后數據上載到主機，顯示在Quartus的波形編程器中。數據的主載速率取決于JTAG TCK信號的速率。可以使用ByteBlaster并行下載電纜或MasterBlaster串行/USB通信電纜完成主機和JTAG接口間的通信。MasterBlaster USB連接是最快的上載方案。

ELA功能會使用設計本身占用以外的器件資源。ELA是可參數化的，因此能夠使用有效的資源。采樣緩沖器深度從每通道0個采樣到2048個采樣。如果增加要樣緩沖器，那么存儲數據所用的嵌入存儲塊數目也隨之增加。同時，輸入通道數目增加，那么實現ELA功能邏輯單元數量也要增加。然而，ELA功能和存儲數據占用的資源并不是不切合實際的。表1是中等規模APEX 20K器件實際ELA資源戰勝的實例。

在不同的應用中可以組合和自定義這三類情況、簡化在系統驗證中的一些麻煩。把管腳和內部連線連接到輸出管腳創建一個ELA，然后ELA采樣并存儲數據直至發生觸發事件。觸發事件可以控制用于外部分析的觸發輸入管腳的狀態，而且可以把ELA從采樣模式至上載模式，在主機上觀察采樣數據。