摘要：本應用指南闡述如何將1-Wire主機(1WM)嵌入到用戶ASIC設計之中。本文包含了采用Verilog語言如何創(chuàng)建1-Wire主機例程的摘要。本文提到的DS89C200只是一個理論上的微控制器。另外，假定讀者已經具備了1-Wire主機DS1WM和1-Wire協(xié)議的一般知識。

引言

1-Wire主機DS1WM，稱作1WM，創(chuàng)建它是為了便于實現(xiàn)主機CPU通過1-Wire總線與器件進行通信，而無須涉及位時序操作。本應用指南闡述如何將1-Wire主機(1WM)嵌入到用戶ASIC設計之中。本文提到的DS89C200只是一個理論上的微控制器，另外，假定讀者已經具備了1-Wire主機DS1WM和Maxim的1-Wire協(xié)議的一般知識。如欲了解更詳細信息，請參閱應用筆記937，"Book of iButton? Standards"和DS1WM數(shù)據資料。

結構

1WM排列象一個頂級的甲胄，連接四個子模塊，構成一個完整的單元。在這個頂級的甲胄中并沒有HDL代碼。四個子模塊分別是：one_wire_interface、one_wire_master 、clk_prescaler和one_wire_io。對于那些不需要時鐘分頻器的應用，如果提供外部1MHz時鐘源作為clk_1us時鐘信號，就可以省去預分頻器模塊(如DS1WM數(shù)據資料中的τ注釋，輸入時鐘指定在0.8MHz至1.0MHz之間)。

單總線輸入輸出模塊為DATA總線和DQ提供雙向信號。在大多數(shù)應用中，DQ信號是一個I/O引腳。如果是這種情況，DQ引腳驅動器必須是一個漏極開路引腳，且具有合適的ESD保護(參見圖1)。另外，如果外圍器件所使用的上拉電壓高于1WM電源電壓，則引腳驅動器還必須承受這樣的超限電壓，且不能使用鉗位二極管。Maxim建議采用輸出阻抗100Ω的驅動器(Q1)，以及一個4.7kΩ的外部DQ上拉電阻至芯片VCC。為保證芯片能夠正常工作，芯片VCC必須高于1-Wire從器件的高電平門限VIH。


圖1. DQ驅動(one_wire_io)

程序庫

Verilog源程序的編譯無需外部庫文件，而VHDL源程序則需要IEEE.std_logic_1164和work.std_arith庫文件。

連接

下表列出了1-Wire主機正常工作需要連接的引線。

Pin	Operation
DQ	Open Drain Bi-directional 1-Wire Bus Connection
DATA	Bi-directional 8 Bit Data Bus
ADDRESS	3 Bit Address Bus
ADS-bar	Address Strobe
EN-bar	Instance Enable
RD-bar	Read Data Strobe
WR-bar	Write Data Strobe
INtr	Interrupt Detection
CLK	System Clock
MR	Mater Reset

如果系統(tǒng)沒有地址選通信號，/ADS可以接為低電平，使地址鎖存器直通。/EN信號應由地址譯碼邏輯產生，在外部連接至1-Wire主機模塊。如果1WM是數(shù)據總線上唯一的器件，則/EN可以接為低電平。連到CLK上的系統(tǒng)時鐘頻率必須在3.2MHz到128MHz之間。關于詳細的連接操作，請參考DS1WM數(shù)據資料。

例程

下面是如何采用Verilog語言創(chuàng)建1-Wire主機例程的一個實例。

module DS89C200 (...top level list...);

wire [7:0] DB;
wire [2:0] ADDR;
wire sysclk, read-bar,
     write-bar, master_reset,
     interrupt, addr_strobe;
wire DQ_OUT;

supply1 Tie1;
supply0 Tie0;

cpu xcpu(.CLK(sysclk),
         .DB(DB),
         .EXTRD-bar(read-bar),
         .EXTWR-bar(write-bar),
         .EXTADDR(ADDR),
         .RESET(master_reset),
         .EXTINTR(interrupt),
         .ADDR_ST(addr_strobe),
         ... other I/O signals ...);

onewiremaster xonewiremaster(
         .ADDRESS(ADDR),
         .ADS-bar(addr_strobe),
         .EN-bar(Tie0),
         .RD-bar(read-bar),
         .WR-bar(write-bar),
         .DATA(DB),
         .INTR(interrupt),
         .CLK(sysclk),
         .DQ(DQ_OUT),
         .MR(master_reset) );

... rest of design ...

xcpu產生的所有信號都滿足1-Wire主機的時間要求。由于在數(shù)據總線上不存在其他可尋址邏輯，所以/EN就接為低電平。DQ_OUT信號直接連接至一個I/O引腳。

合成

該設計的合成非常簡單明了。建議采用自下而上的方法分別編譯各個子模塊，然后有選擇地在頂層進行編譯。sysclk信號和clk_1us時鐘信號必須考慮一定的時序要求，異步控制信號如/WR、/RD、/EN、/ADS和MR也需要滿足一定的時序要求，clk_1us可能所需要的額外要求是不要在時鐘信號上插入緩沖器。在大多數(shù)情況下需要采用某種時鐘分配方案，如樹型結構時鐘。

資源包括：源代碼、實例合成腳本以及Synopsys設計編譯器一起使用的Makefile文件。為了調用這些資源，有必要創(chuàng)建一個.synopsys_dc.setup文件，以定義目標合成庫文件。除此之外，還需要修改包含環(huán)境文件(名為"environment")，以指定器件所采用的目標庫文件，從而指定輸出驅動能力和輸入負載。這些實例腳本是非常粗略的，而實際的腳本和約束文件將由工程師創(chuàng)建，以滿足特定設計的時序要求。有必要提醒一下：1-Wire主機單元中的時序在設計上無法保證完全同步，這是因為DQ輸出同步于CLK信號，而總線時序僅在CPU使用CLK時鐘來產生/RD、/WR和/ADS信號時，才同步于CLK。關于這些信號的時序關系，請參見相關的指標說明。

本例設計是完全獨立的，已經被成功編譯為FPGA和ASIC的目標文件。當面向一個典型的ASIC目標庫文件合成時，本設計使用大約110個觸發(fā)器、3個鎖存器和1492個邏輯門。