DDS的工作原理是什么？基于DSP Builder和DDS設(shè)計(jì)基于FPGA的DDS設(shè)計(jì)
2021-05-06 06:27:03
DSP Builder V7.2安裝程序下載，安裝之前請(qǐng)確保已安裝Quartus II Version 7.2 。點(diǎn)擊下載
2019-05-05 11:39:16
DSP Builder V9.0安裝程序，使用前請(qǐng)先安裝 Quartus II V9.0軟件。點(diǎn)擊下載
2019-04-22 16:37:48
DSP Builder V9.1安裝程序，請(qǐng)配合Quartus II V9.1軟件使用。點(diǎn)擊下載
2019-05-05 11:38:31
`我參照潘松主編的《現(xiàn)代DSP技術(shù)》設(shè)計(jì)FIR數(shù)字濾波器做畢業(yè)設(shè)計(jì)，請(qǐng)求各位大神幫忙看下我這個(gè)是什么問(wèn)題，使用的DSP Builder 13.0版本，破解和軟件匹配都是沒(méi)有問(wèn)題的，運(yùn)行時(shí)
2021-03-07 00:42:07
介紹DSP的基礎(chǔ)知識(shí)，DSP builder的直奔概念，介紹如何用DSPBuild來(lái)進(jìn)行設(shè)計(jì)，并配合相應(yīng)的實(shí)例
2016-04-08 00:54:42
FPGA實(shí)現(xiàn)直接數(shù)字頻率合成（DDS）的原理、電路結(jié)構(gòu)和優(yōu)化方法介紹了利用現(xiàn)場(chǎng)可編程邏輯門(mén)陣列FPGA實(shí)現(xiàn)直接數(shù)字頻率合成（DDS）的原理、電路結(jié)構(gòu)和優(yōu)化方法。重點(diǎn)介紹了DDS技術(shù)在FPGA中的實(shí)現(xiàn)
2012-08-11 18:10:11
的數(shù)目之外，就是采用可編程邏輯器件，主要是FPGA芯片來(lái)實(shí)現(xiàn)。本課程以DSP設(shè)計(jì)在FPGA芯片上的開(kāi)發(fā)為主線，遵照由淺入深的基本步驟和思路進(jìn)行詳細(xì)講解，每一個(gè)知識(shí)點(diǎn)都給出了基于ISE（HDL語(yǔ)言
2009-07-21 09:22:42
我現(xiàn)在用fpga生成一組信號(hào)，然后通過(guò)emif傳輸給dsp。開(kāi)發(fā)板的例程是通過(guò)emif收發(fā)，我就把dsp端程序的發(fā)的部分刪掉，然后改fpga部分的程序，但是傳輸過(guò)去的都是同一個(gè)數(shù)。我的fpga程序是用dds生成正弦信號(hào)，然后直接當(dāng)cs和oe低電平的時(shí)候?qū)憯?shù)據(jù)線，可還是不行，望解答，謝謝
2020-04-07 16:01:39
本帖最后由 qzq378271387 于 2012-8-15 16:56 編輯
Altera的DSP_Builder現(xiàn)支持FPGA協(xié)處理器
2012-08-15 16:37:33
處理器的數(shù)目之外，就是采用可編程邏輯器件，主要是FPGA芯片來(lái)實(shí)現(xiàn)。本課程以DSP設(shè)計(jì)在FPGA芯片上的開(kāi)發(fā)為主線，遵照由淺入深的基本步驟和思路進(jìn)行詳細(xì)講解，每一個(gè)知識(shí)點(diǎn)都給出了基于ISE（HDL語(yǔ)言
2009-07-21 09:20:11
處理器的數(shù)目之外，就是采用可編程邏輯器件，主要是FPGA芯片來(lái)實(shí)現(xiàn)。本課程以DSP設(shè)計(jì)在FPGA芯片上的開(kāi)發(fā)為主線，遵照由淺入深的基本步驟和思路進(jìn)行詳細(xì)講解，每一個(gè)知識(shí)點(diǎn)都給出了基于ISE（HDL語(yǔ)言
2009-07-24 13:07:08
發(fā)生器。函數(shù)信號(hào)發(fā)生器的實(shí)現(xiàn)方法通常是采用分立元件或單片專(zhuān)用集成芯片，但其頻率不高，穩(wěn)定性較差，且不易調(diào)試，開(kāi)發(fā)和使用上都受到較大限制。隨著可編程邏輯器件(FPGA)的不斷發(fā)展，直接頻率合成(DDS)技術(shù)
2012-05-12 23:01:54
本帖最后由 cytechsunsong 于 2017-12-17 02:27 編輯
DSP Builder 和DSP Builder Advance 的64位破解器，通吃過(guò)去、現(xiàn)在、未來(lái)的版本
2017-12-10 17:26:52
Configuration Parameters點(diǎn)擊后matlab就會(huì)自動(dòng)關(guān)閉不知道是怎么回事，是因?yàn)榘惭b的DSP builder有問(wèn)題嗎
2013-04-12 09:54:11
dsp builder按網(wǎng)上教程破解安裝。quartus 9.0+dsp builder9.0+MATLABr2012b在quartus看應(yīng)該是正確的但是MATLAB的simulink工具箱里dsp builder block為空 點(diǎn)擊時(shí)發(fā)生錯(cuò)誤如圖。求大神指導(dǎo)
2013-11-14 10:10:46
信息顯示在LCD液晶顯示屏上。各硬件模塊之間的協(xié)調(diào)工作通過(guò)嵌入式軟核處理器NiosⅡ用編程實(shí)現(xiàn)控制。本設(shè)計(jì)所搭建的LCD12864控制器是通過(guò)編程實(shí)現(xiàn)的IP核。關(guān)鍵詞：DDS；FPGA技術(shù)；順序存儲(chǔ)；NiosⅡ；IP核
2019-06-21 07:10:53
成長(zhǎng)，CIC低通濾波器得到了廣泛的應(yīng)用。長(zhǎng)期以來(lái)，CIC梳狀濾波器一般是在通用DSP處理器上實(shí)現(xiàn)的，由于DSP處理器的順序執(zhí)行特性的限制，其速度很難滿(mǎn)足一些高速抽取與插值系統(tǒng)的需要。FPGA具有優(yōu)良的全硬件并行執(zhí)行的特性，研究CIC梳狀濾波器的設(shè)計(jì)及其FPGA實(shí)現(xiàn)具有重要的現(xiàn)實(shí)意義。
2019-09-23 07:22:30
FIR濾波器的原理是什么？基于DSP Builder的FIR濾波器該如何去設(shè)計(jì)？
2021-06-02 06:26:02
單片機(jī)實(shí)現(xiàn)，存在實(shí)時(shí)性差等缺點(diǎn)。隨之，基于FPGA的小波變換在腦電信號(hào)數(shù)字處理中應(yīng)運(yùn)而生，其實(shí)時(shí)性好。 DSP Builder將Matlab/Simulink設(shè)計(jì)仿真工具的算法開(kāi)發(fā)、模擬和驗(yàn)證功能
2021-05-13 07:00:00
單片機(jī)實(shí)現(xiàn)，存在實(shí)時(shí)性差等缺點(diǎn)。隨之，基于FPGA的小波變換在腦電信號(hào)數(shù)字處理中應(yīng)運(yùn)而生，其實(shí)時(shí)性好。 DSP Builder將Matlab/Simulink設(shè)計(jì)仿真工具的算法開(kāi)發(fā)、模擬和驗(yàn)證功能
2021-06-04 07:00:00
基于FPGA 的DDS 調(diào)頻信號(hào)的研究與實(shí)現(xiàn)
2012-08-17 11:41:11
FPGA數(shù)字信號(hào)處理——基于FPGA和高速DAC的DDS設(shè)計(jì)與頻率調(diào)制（一）——X現(xiàn)如今，隨著高速模數(shù)-數(shù)模轉(zhuǎn)換技術(shù)和FPGA的發(fā)展。FPGA的高速性、并行性、高數(shù)據(jù)吞吐量與高速數(shù)模-模數(shù)轉(zhuǎn)換技術(shù)
2021-07-23 08:06:59
本帖最后由 kandy286 于 2013-11-8 00:33 編輯
剛學(xué)FPGA，用FPGA+DAC設(shè)計(jì)的DDS，已實(shí)現(xiàn)調(diào)頻，調(diào)相功能。可是調(diào)幅該怎么控制呢？有種方案是改變DAC的參考電壓
2013-11-08 00:32:04
FPGA dds的全套設(shè)計(jì)資料分享給51hei的朋友們，有需要可以下載學(xué)習(xí)。 下面是DDS頻率合成器視頻教程內(nèi)容截圖（代碼講解）： 部分源程序如下: `timescale 1ns / 1ps
2018-07-03 06:06:17
本文采用了Altera公司推出的FPGA的DSP開(kāi)發(fā)工具DSP Builder軟件，基于DDS（直接數(shù)字頻率合成）技術(shù)原理，設(shè)計(jì)了一種適合于軟件無(wú)線電使用的可控?cái)?shù)字調(diào)制器，可以完成FSK、PSK、ASK等調(diào)制方式，并采用此方法在FPGA芯片上進(jìn)行系統(tǒng)實(shí)現(xiàn)。
2021-04-25 07:25:17
DDS電路的工作原理是什么如何利用FPGA和DDS技術(shù)實(shí)現(xiàn)正弦信號(hào)發(fā)生器的設(shè)計(jì)
2021-04-28 06:35:23
ACEX 1K具有什么特點(diǎn)DDS電路工作原理是什么如何利用FPGA設(shè)計(jì)DDS電路？
2021-04-30 06:49:37
介紹了利用現(xiàn)場(chǎng)可編程邏輯門(mén)陣列FPGA實(shí)現(xiàn)直接數(shù)字頻率合成（DDS）的原理、電路結(jié)構(gòu)和優(yōu)化方法。重點(diǎn)介紹了DDS技術(shù)在FPGA中的實(shí)現(xiàn)方法，給出了采用ALTERA公司的ACEX系列FPGA芯片EP1K30TC進(jìn)行直接數(shù)字頻率合成的VHDL源程序。
2021-04-30 06:29:00
針對(duì)數(shù)據(jù)處理速度越來(lái)越高的要求，本文提出了基于FPGA+DDS的控制設(shè)計(jì)，能夠快速實(shí)現(xiàn)復(fù)雜數(shù)字系統(tǒng)的功能。
2021-04-30 06:17:49
最近在安裝DSP Builder11.0+Matlab2011a+Quratus II 11.0安裝完成后沒(méi)有找到Altera DSP Builder Blockset；求大神指教。
2015-06-04 16:01:12
介紹了DDS的發(fā)展歷史及其兩種實(shí)現(xiàn)方法的特點(diǎn)，論述了DDS的基本原理，并提出一種基于FPGA的DDS信號(hào)發(fā)生器的設(shè)計(jì)方法，使DDS信號(hào)發(fā)生器具有調(diào)頻、調(diào)相的功能，最后對(duì)其性能進(jìn)行了分析。實(shí)驗(yàn)表明該系統(tǒng)具有設(shè)計(jì)合理、可靠性高、結(jié)構(gòu)簡(jiǎn)單等特點(diǎn)，具有很好的實(shí)用價(jià)值。
2021-05-11 06:58:58
項(xiàng)目要求是設(shè)計(jì)一個(gè)dds模型，然后用modelsim進(jìn)行RTL級(jí)仿真，第一張圖我的simulink模型當(dāng)我用signal compiler對(duì)DDS進(jìn)行分析時(shí)，第二張圖是報(bào)錯(cuò)說(shuō)是無(wú)法獲取dsp
2019-04-26 15:08:47
求dsp builder破解
2011-06-11 10:33:16
的修改方面缺乏靈活性。本文介紹一種嶄新的基于Matlab與QuartusII的DSP處理器的設(shè)計(jì)軟件DSP Builder,詳細(xì)介紹了其設(shè)計(jì)流程與優(yōu)點(diǎn),并以DDS直接數(shù)字合成器的實(shí)現(xiàn)為例說(shuō)明用該軟件來(lái)設(shè)計(jì)DSP處理器的方法以及與Matlab、QuartusÊ之間的關(guān)系。
2011-03-03 10:05:43
我在做fpga與dsp的SRIO通信，我用的是論壇上提供的SRIO test程序，目前dsp端能夠實(shí)現(xiàn)端口0的外部回環(huán)測(cè)試。fpga端的協(xié)議還沒(méi)做通，我想用dsp直接給fpga發(fā)包，fpga根據(jù)收到
2018-06-21 10:45:13
本帖最后由 mr.pengyongche 于 2013-4-30 02:22 編輯
請(qǐng)問(wèn)誰(shuí)有與quartersII9.0搭配使用的dsp_builder9.0啊？我下的破解器破解后桌面也不出
2011-08-03 11:16:29
，數(shù)字控制信號(hào)經(jīng)過(guò) DA轉(zhuǎn)換后輸出模擬控制電壓到后端控制電路，實(shí)現(xiàn)對(duì)七路溫度的閉環(huán)控制。 4.FPGA與外圍電路之間的通信接口 FPGA與外圍電路之間的通信接口主要包括與溫度傳感器，DSP，232接口
2020-08-19 09:29:48
DSP Builder用戶(hù)手冊(cè)
2006-03-25 13:24:33
32 本文從DDS 基本原理出發(fā)，利用FPGA 來(lái)實(shí)現(xiàn)DDS 調(diào)頻信號(hào)的產(chǎn)生，重點(diǎn)介紹了其原理和電路設(shè)計(jì)，并給出了FPGA 設(shè)計(jì)的仿真和實(shí)驗(yàn)，實(shí)驗(yàn)結(jié)果表明該設(shè)計(jì)是行之有效的。直接數(shù)字頻率
2009-06-26 17:29:0970 DDS在二相碼產(chǎn)生中的應(yīng)用:本文討論了直接數(shù)字頻率合成（DDS）在二相碼產(chǎn)生中的應(yīng)用，介紹了使用DSP和FPGA聯(lián)合實(shí)現(xiàn)對(duì)DDS芯片AD9858的控制產(chǎn)生二相碼，并將產(chǎn)生的二項(xiàng)碼應(yīng)用到雷達(dá)系
2009-10-23 10:26:468 直接數(shù)字合成器，是采用數(shù)字技術(shù)的一種新型頻率合成技術(shù)，他通過(guò)控制頻率、相位增量的步長(zhǎng)，產(chǎn)生各種不同頻率的信號(hào)。本文利用QuartusⅡ和Matlab/Simulink 之間的接口工具DSP Buil
2009-11-30 16:22:0420 一種基于DSP Builder 的軟件無(wú)線電調(diào)制器的設(shè)計(jì)與實(shí)現(xiàn):：針對(duì)基于FPGA 的DSP 技術(shù)，本文提出了一種基于DSP Builder 的軟件無(wú)線電調(diào)制器的設(shè)計(jì)方法，在DDS 的理論基礎(chǔ)上，采用DSP Builder 軟
2009-12-14 11:08:0334 提出了一種基于FPGA 實(shí)現(xiàn)QPSK 調(diào)制器的方法。以FPGA 實(shí)現(xiàn)DDS，通過(guò)對(duì)DDS 信號(hào)輸出相位的控制實(shí)現(xiàn)調(diào)相。仿真結(jié)果表明方案是可行的。
2009-12-18 11:57:0866 基于FPGA的DDS信號(hào)源設(shè)計(jì)與實(shí)現(xiàn)
利用DDS和 FPGA 技術(shù)設(shè)計(jì)一種信號(hào)發(fā)生器.介紹了該信號(hào)發(fā)生器的工作原理、 設(shè)計(jì)思路及實(shí)現(xiàn)方法.在 FPGA 器件上實(shí)現(xiàn)了基于 DDS技
2010-02-11 08:48:05223 DSP Builder Reference Manual:The blocks in the AltLab library are used to manage design hierarchy
2010-02-16 12:14:2514 FPGA實(shí)現(xiàn)DSP應(yīng)用
摘要:具有系統(tǒng)級(jí)性能的FPGA在半導(dǎo)體工藝的線寬達(dá)到深亞微米后更進(jìn)一步按信號(hào)處理的要求改進(jìn)器件結(jié)構(gòu)和性能，不僅可實(shí)現(xiàn)VLSI DSP，且具有系統(tǒng)
2010-04-01 15:39:5414 DSP無(wú)線電調(diào)制器的設(shè)計(jì)與實(shí)現(xiàn)
摘要：針對(duì)基于FPGA 的DSP 技術(shù)，本文提出了一種基于DSP Builder 的軟件無(wú)線電調(diào)制器的設(shè)計(jì)方法，在DDS 的理論基礎(chǔ)上，采用DSP Builder
2010-04-01 15:48:4616 用可再配置FPGA實(shí)現(xiàn)DSP功能
2010-07-16 17:56:4310 比較了多種DSP芯片的互連性能,給出了一種簡(jiǎn)單高性能DSP網(wǎng)絡(luò)結(jié)構(gòu)。針對(duì)構(gòu)成DSP網(wǎng)絡(luò)通訊接口的鏈路口,分析其基本特點(diǎn),并且提出了在FPGA中實(shí)現(xiàn)的設(shè)計(jì)原理。最后給出了設(shè)計(jì)仿真圖和
2010-07-27 16:46:4622 針對(duì)使用硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)存在的問(wèn)題，提出一種基于FPGA并采用DSP Builder作為設(shè)計(jì)工具的數(shù)字信號(hào)處理器設(shè)計(jì)方法。并按照Matlab/Simulink/DSP Builder/QuartusⅡ設(shè)計(jì)流程，設(shè)計(jì)了一個(gè)12
2010-11-22 16:21:0853
橫向LMS算法是實(shí)現(xiàn)自適應(yīng)數(shù)字波束形成的基本方法之一。提出了一種用Matab/Simulink中DSP Builder模塊庫(kù)設(shè)計(jì)算法模型，然后應(yīng)用FPGA設(shè)計(jì)軟件Modelsim 、QuartusII分析自適應(yīng)濾波
2010-12-07 14:03:3823 基于DSP Builder的Chirp信號(hào)源設(shè)計(jì)
DSP Builder是Ahera公司提供的一個(gè)系統(tǒng)級(jí)(或算法級(jí))設(shè)計(jì)工具。它架構(gòu)在多個(gè)軟件工具之上，并把系統(tǒng)級(jí)(算法仿真建模)和RTL級(jí)(硬件實(shí)現(xiàn))兩
2009-10-04 09:47:11
1104 基于DSP Builder的16階FIR濾波器實(shí)現(xiàn)
0 引 言
FIR數(shù)字濾波器在數(shù)字信號(hào)處理的各種應(yīng)用中發(fā)揮著十分重要的作用，它能夠提供理想的線性相位響應(yīng)，在
2009-11-26 09:18:51866 本文基于DSP Builder的VGA接口設(shè)計(jì)方法，對(duì)VGA接口時(shí)序和系統(tǒng)設(shè)計(jì)需求進(jìn)行了介紹，并在硬件平臺(tái)下實(shí)現(xiàn)一維與二維信號(hào)的顯示。 VGA接口標(biāo)準(zhǔn) VGA顯
2010-08-03 10:23:401209 
Spartan-3FPGA能以突破性的價(jià)位點(diǎn)實(shí)現(xiàn)嵌入式DSP功能。本文闡述了Spartan-3 FPGA針
2010-12-17 11:31:23675 
應(yīng)用MATLAB/DSP Builder可以對(duì)多種類(lèi)型的電子線路模塊或系統(tǒng)進(jìn)行建模、分析和硬件實(shí)現(xiàn)，且更擅長(zhǎng)于一些較復(fù)雜的功能系統(tǒng)，及偏向于高速算法方面的模塊的設(shè)計(jì)和實(shí)現(xiàn)，還能利用HDL LMPORT模塊將HDL文本設(shè)計(jì)轉(zhuǎn)變成為DSP Builder元件。 本章將給出一些DSP及數(shù)字
2011-02-28 10:18:0754 System Generator 工具由 MathWorks 與 Xilinx 合作開(kāi)發(fā)而成，DSP 設(shè)計(jì)人員可使用 MATLAB 和Simulink 工具在 FPGA 內(nèi)進(jìn)行開(kāi)發(fā)和仿真來(lái)完善 DSP 設(shè)計(jì)。 該工具為系統(tǒng)級(jí) DSP 設(shè)計(jì)與 FPGA 硬件實(shí)現(xiàn)的融合起
2011-05-11 18:36:23224 DSP Builder下載入口
2011-06-14 18:00:20116 DSP Builder7.2 SP3補(bǔ)丁下載。
2011-06-14 18:02:3249 文中提出一種基于FPGA的DDS信號(hào)發(fā)生器。信號(hào)發(fā)生電路采用直接數(shù)字頻率合成技術(shù)，即DDS(Direct Digital Frequency Synth-esis)。它是以全數(shù)字技術(shù)，從相位概念出發(fā)，直接合成所需波形的一種新的
2011-07-16 10:24:221677 
本文采用DSP Builder 開(kāi)發(fā)工具，實(shí)現(xiàn)利用混沌信號(hào)對(duì)通信數(shù)字信號(hào)的加密與解密。首先在Simulink里面利用DSP Builder開(kāi)發(fā)工具建立系統(tǒng)通信模型，采用FM對(duì)混沌信號(hào)進(jìn)行差分鍵控形成FM-DCSK信號(hào)
2011-09-01 14:35:4928 討論一種基于DSP系統(tǒng)，利用FPGA設(shè)計(jì)接口通過(guò)DDS芯片產(chǎn)生MSK調(diào)制的方法，使用該方案的硬件電路簡(jiǎn)潔且易于實(shí)現(xiàn)調(diào)制器的小型化。
2012-02-09 15:14:4611 以Altera公司的Quartus Ⅱ 7.2作為開(kāi)發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計(jì)，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測(cè)試結(jié)果。將設(shè)計(jì)的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合
2012-04-05 16:04:3485 MIDI合成算法及其FPGA實(shí)現(xiàn).
2012-04-16 13:57:3844 首先介紹了采用直接數(shù)字頻率合成（DDS）技術(shù)的正弦信號(hào)發(fā)生器的基本原理和采用FPGA實(shí)現(xiàn)DDS信號(hào)發(fā)生器的基本方法，然后結(jié)合DDS的原理分析了采用DDS方法實(shí)現(xiàn)的正弦信號(hào)發(fā)生器的優(yōu)缺點(diǎn)
2012-11-26 16:23:3249 為了提高數(shù)字調(diào)制信號(hào)發(fā)生器的頻率準(zhǔn)確度和穩(wěn)定度，并使其相關(guān)技術(shù)參數(shù)靈活可調(diào)，提出了基于FPGA和DDS技術(shù)的數(shù)字調(diào)制信號(hào)發(fā)生器設(shè)計(jì)方法。利用Matlab/Simulink、DSP Builder、QuartusⅡ 3個(gè)
2013-04-27 16:50:59183 DDS同DSP（數(shù)字信號(hào)處理）一樣，是一項(xiàng)關(guān)鍵的數(shù)字化技術(shù)。DDS是直接數(shù)字式頻率合成器（DirectDigitalSynthesizer）的英文縮寫(xiě)。##DDS同DSP（數(shù)字信號(hào)處理）一樣，是一項(xiàng)
2015-06-02 09:23:384005 
TCAM在高速路由查找中的應(yīng)用及其FPGA實(shí)現(xiàn)，TCAM在高速路由查找中的應(yīng)用及其FPGA實(shí)現(xiàn)
2015-11-04 16:32:3915 基于fpga的dsp開(kāi)發(fā)教程，供初學(xué)者使用與參考
2015-11-24 14:31:141 dsp builder 11.1的破解文件，親測(cè)12和13版也能用
2015-12-24 10:52:4335 電壓空間矢量的原理及其在DSP上的實(shí)現(xiàn)。
2016-04-13 15:42:353 SVPWM在變頻調(diào)速系統(tǒng)中的應(yīng)用及其DSP實(shí)現(xiàn)
2016-04-15 17:49:539 電壓空間矢量的原理及其在DSP上的實(shí)現(xiàn)。
2016-04-15 17:49:144 基于DSP和FPGA的SVPWM算法及其在變頻調(diào)速中的應(yīng)用。
2016-04-18 09:47:4920 利用現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）設(shè)計(jì)并實(shí)現(xiàn)直接數(shù)字頻率合成器（DDS）。結(jié)合DDS 的結(jié)構(gòu)和原理，給出系統(tǒng)設(shè)計(jì)方法，并推導(dǎo)得到參考頻率與輸出頻率間的關(guān)系。DDS 具有高穩(wěn)定度，高分辨率和高轉(zhuǎn)換速度，同時(shí)利用Altera 公司FPGA 內(nèi)的Nios 軟核設(shè)置和顯示輸出頻率，方便且集成度高。
2016-04-01 16:14:1924 基于FPGA和DSP的圖像多功能卡的設(shè)計(jì)與實(shí)現(xiàn)
2016-09-22 12:32:0828 詳細(xì)介紹了直接數(shù)字頻率合成器（DDS）的工作原理、基本結(jié)構(gòu)。在參考DDS 相關(guān)文獻(xiàn)的基礎(chǔ)上，提出了符合結(jié)構(gòu)的DDS 設(shè)計(jì)方案，利用DDS 技術(shù)設(shè)計(jì)了一種高頻率精度的多波形信號(hào)發(fā)生器，此設(shè)計(jì)基于可編程邏輯器件FPGA，采用Max+PlusⅡ開(kāi)發(fā)平臺(tái)，由Verilog_HDL 編程實(shí)現(xiàn)。
2016-11-22 14:35:130 基于FPGA和DSP網(wǎng)絡(luò)單向時(shí)延測(cè)量系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)_唐旭
2017-03-19 11:38:260 基于DSP和DDS技術(shù)的氣體濃度檢測(cè)系統(tǒng)
2017-10-19 14:48:1117 基于DSP的FPGA配置方法研究與實(shí)現(xiàn)
2017-10-19 16:15:1936 ，說(shuō)明這種方法在簡(jiǎn)化設(shè)計(jì)難度、提高設(shè)計(jì)速度和靈活性等方面的優(yōu)點(diǎn)和應(yīng)用價(jià)值。并提出了其仿真和FPGA實(shí)現(xiàn)的基本方法。 關(guān)鍵詞： DSP Builder；m序列；Gold序列；平衡Gold碼 在擴(kuò)展頻譜通信系統(tǒng)中，偽隨機(jī)序列起著十分關(guān)鍵的作用。在直接序列擴(kuò)頻系統(tǒng)的發(fā)射端，偽隨機(jī)序列擴(kuò)
2017-10-30 10:37:110 波數(shù)字上下變頻的FPGA實(shí)現(xiàn)方法，以及Altera提供的一種數(shù)字信號(hào)處理的工具，DSP BUILDER。 DUC/DDC的實(shí)現(xiàn)架構(gòu) 以TD-SCDMA的DUC/DDC為例，基帶頻率1.28MHz, 4天線
2018-09-15 04:57:002800 關(guān)鍵詞： System Builder , SmartFusion FPGA 帶有System Builder設(shè)計(jì)工具的Libero SoC軟件可以加快SmartFusion2的開(kāi)發(fā)和縮短客戶(hù)的上市
2018-09-25 09:07:01513 本文檔的主要內(nèi)容詳細(xì)介紹的是FPGA視頻教程之SOPC builder的詳細(xì)基礎(chǔ)知識(shí)說(shuō)明。主要目的是：1.在嵌入式系統(tǒng)中使用PLD，2.SOPC Builder 工具，3.SOPC Builder
2019-03-21 16:54:298 本文檔的主要內(nèi)容詳細(xì)介紹的是DDS的FPGA實(shí)現(xiàn)電路原理圖免費(fèi)下載。
2020-10-22 12:07:1726 本文討論了基于FPGA芯片的直接數(shù)字頻率合成器（DDS）的設(shè)計(jì)方法。因?yàn)?b class="flag-6" style="color: red">DDS 的實(shí)現(xiàn)依賴(lài)于高速、高性能的數(shù)字器件，使用現(xiàn)場(chǎng)可編程器件FPGA，利用其高速、高性能及可重構(gòu)性的特性，就能根據(jù)需要方便地實(shí)現(xiàn)各種不同頻率的信號(hào)輸出。
2021-03-02 17:11:3235 基于Dsp Builder的DDS實(shí)現(xiàn)及其應(yīng)用總結(jié)說(shuō)明。
2021-04-27 09:40:100 基于FPGA和DAC設(shè)計(jì)的dds發(fā)生器(普德新星電源技術(shù)有限公司的LoGo)-該文檔為基于FPGA和DAC設(shè)計(jì)的dds發(fā)生器總結(jié)文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………
2021-09-16 12:09:1040 DDS基于FPGA的DDSSPI系統(tǒng)結(jié)構(gòu)功能實(shí)現(xiàn)：在SPI接口下掛接上DDS模塊，通過(guò)單片機(jī)向FPGA發(fā)送頻率字實(shí)現(xiàn)任意頻率正弦波的波形，并通過(guò)DAC模塊輸出單片機(jī)部分通過(guò)按鍵輸入待產(chǎn)生的信號(hào)頻率
2021-12-01 17:36:179
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