手機的帶寬吞吐性能是影響手機總體性能的一個重要指標，目前幾乎所有第三方的手機評測軟件都有對這一項指標的單獨測試。但這些測試基本上都存在一些問題，并不能全面真實地反映手機的帶寬吞吐性能。文章從硬件的角度深入分析了CPU、Cache、DDR等模塊的實現方式對帶寬測試軟件的影響，并結合最常用的ARM系列CPU做了對比，最后提出了新的帶寬吞吐性能評價方式。

0引言

隨著智能手機的快速普及，2015年全球的出貨量已達14億臺。這其中大半部分都是Android系統的手機，它們的核心操作系統基本一樣，但硬件平臺就各有不同了。對手機硬件性能的評測成為了業界以及用戶所關注的重點。相應的，第三方的手機測評軟件就應運而生了。這些測評軟件往往將紛繁復雜的各項硬件性能轉化為一個個清晰明了的數字，讓消費者以最直觀的方式了解一部手機的性能水平。由于其使用的簡便性和直觀性，不光是手機的最終消費者經常使用它作為手機選擇的參考，不少方案廠商也利用這些測評軟件作為手機芯片選擇的依據。

現代的手機主控芯片都是多核系統，運算能力越來越強，但內存性能卻提升有限。因此內存性能往往成為系統性能的瓶頸，對內存帶寬吞吐性能的測試也顯得尤為重要。本文將分析目前帶寬性能測試軟件的一些局限性，結合硬件設計探討影響帶寬性能測試的因素，最后提出對帶寬性能測試優化的方向。

1 CPU測試帶寬的局限性

手機的主控芯片是個復雜的SoC（System on Chip），有多個主設備可以訪問DDR（內存），DDR控制器的復雜程度也越來越高，它可以協調均衡各個主設備的訪問。但除了CPU，其他的主設備第三方用戶是不方便直接用軟件來控制的，如視頻編解碼模塊，這些模塊都需要專門的驅動程序來控制，而驅動程序都是由硬件廠商提供，第三方用戶不了解其中的細節。因此一般是利用統計CPU訪問DDR的速度來評估芯片總的帶寬吞吐性能。這就帶來一個問題，可能CPU全速運行測試程序所需要的帶寬也達不到DDR能提供的理論帶寬，這時帶寬吞吐性能受限于CPU發讀寫命令的能力，而不是受限于DDR。

例如，以ARM cortexA9 CPU做仿真實驗，在CPU訪存接口上掛一個理想的32位DDR模型（有訪問請求立即響應，沒有延時），CPU頻率為1 008 MHz時，測得數據拷貝帶寬為2 140 MB/s。而手機上一般會配置540 MHz 32位DDR，能提供的理論帶寬為4 320 MB/s，已經遠超cortex-A9的帶寬吞吐能力了，這種情況下帶寬性能測試得到的只是CPU的訪存性能，而不是DDR的總體帶寬性能。

2 Cache對帶寬吞吐測試的影響

現在的帶寬吞吐性能評測軟件都是利用統計CPU訪問DDR的速度來評估芯片總的帶寬吞吐性能，這就需要考慮CPU Cache的影響。

為了加快訪問數據的速度，現代多核處理器通常包含私有緩存（L1 Cache）和末級共享緩存（L2 Cache）［3］。L1 Cache大小通常有幾十KB，L2 Cache通常有數百KB到幾MB。CPU對數據的訪問都會經過Cache再到DDR。不同的Cache行為實現會導致CPU對DDR訪問量的巨大差異。

目前手機主控芯片幾乎都是采用ARM Cortex系列的CPU，下面就以ARM cortex系列最常用的CPU（A5，A7，A9，A53）來分析不同的Cache配置對CPU訪存性能的影響。

2.1對連續地址的寫操作

CPU對連續地址的寫入速度是反映帶寬性能的重要指標，軟件上對應memset操作，用C語言描述如下：

int *dst;

for(int i=0;i

*dst= value

實際上由于Cache的存在，數值并不是直接寫到DDR中。對于ARM cortexA5和cortexA9 CPU，這一過程如圖1所示。

L1 data Cache一般都配置為write back + write allocate。但ARM對所有系列CPU的L1 Cache都做了優化：檢測到連續地址3次Cache line的write操作，即自動切換為write through + write no allocate。所以可以看到在圖中L1 data Cache只有前3個Cache line（0x1000000~0x1000040）的數據從DDR中讀取出來了，后面的數據就直接寫入L2 Cache了。

CortexA5和cortexA9的L2 Cache 依然是write back+write allocate。但沒有類似于L1 Cache那樣的自動切換到write through + write no allocate的機制。所以每次從L1 data Cache有數據寫到L2 Cache，都應該從DDR中讀取相應地址的一個Cache line大小的數據分配到L2 Cache中，再對這個分配好的Cache line做寫操作。但實際上由于L1 data Cache每次對L2 Cache的寫操作都是一個Cache line的大小，即整個Cache line都被重寫了，因此也不用關心DDR中對應這個Cache line地址的數據是什么了。這里L2 Cache就直接分配了一個Cache line來存放L1 data Cache寫過來的數據，沒有再去讀DDR。

ARM cortexA7和cortexA53的情況又有所不同，如圖2。