隨著集成電路制造工藝水平的提高，半導體芯片上可以集成更多的功能，為了讓產品有別于競爭對手的產品特性，在ASIC上集成存儲器可以降低成本和功耗、改善性能、增加系統級芯片的可靠性。隨著對嵌入式存儲器需求的持續增長，其復雜性、密度和速度也日益增加，從而需要提出一種專用存儲器設計方法。

　　存儲器的外包設計

　　存儲器模塊都具有相對獨立的特性，在一個時鐘系統中它通常占用一個管道，從成本和人力資源兩方面考慮，許多芯片開發商都將存儲器模塊外包設計，因為，與其它半導體芯片相比，在系統中定義和分離存儲器模塊要容易得多。此外，諸多因素促進了存儲器編輯器及定制存儲器設計公司的發展，例如：存儲器模塊的標準模塊特性、對嵌入式存儲器的巨大市場需求以及存儲器核心采用的是系統設計人員不熟悉的新技術，為了滿足緊迫的系統設計進度要求，存儲器設計公司通過板上存儲器設計及時地為系統設計公司服務。

　　當許多公司外包嵌入式存儲器設計時，也有許多公司遲遲遲疑不決。在外包設計過程中，要讓系統設計人員盡可能早地獲得引腳的位置、存儲芯片面積以及存儲器HDL模型，這樣，就能夠及時和高效地推出系統級芯片，同時不必擔心系統芯片的面積、性能和品質問題。

　　獲取嵌入式存儲器設計的另一種方法是利用存儲器編譯器，它能夠快捷和廉價地設計存儲器物理模塊。盡管該方法很有效并且完全適合標準存儲器結構，但它存在若干缺陷。通常，編譯后的存儲器設計導出大量存儲器模塊，并造成系統的整體性能下降，另外，當系統設計需要添加新的功能時，該設計方法靈活性較差。

　　與此相反，向存儲器定制設計公司定制嵌入式存儲器設計則大有裨益。定制存儲器可滿足系統對存儲器的突發需求，例如修改邏輯電路以便和存儲器核實現邏輯兼容。定制存儲器不是簡單地在芯片上嵌入標準存儲器模塊，然后圍繞存儲器的其它邏輯電路來綜合實現預想的功能。實際上，設計人員將邏輯電路直接植入存儲器模塊，從而使物理版圖與存儲器的存儲單元緊密結合，這就能減小芯片的總面積，從而實現較高的存儲密度，并提高芯片的性能，達到高速、緊湊、低耗電和布線簡潔的設計要求。

　　現有存儲器設計的復雜性需要完整的設計流程。本文介紹的設計方法包括設計概念、網表的建立、設計、布線以及存儲器模塊的驗證，該方法可確保存儲器模塊在嵌入SoC時能有效地工作。

　　RISC中的存儲器設計

　　在500MHz、64位RISC微處理器的嵌入式存儲器設計中，片上存儲器速度要足夠快速，結構要足夠復雜，否則無法與高速而復雜的微處理器相匹配。定制存儲器占據200mm2 處理器1/3以上的面積，包括：一級和二級高速緩存、將虛擬頁地址轉化為物理地址的兩級轉換后備緩存（TLB）、用于定點和浮點內核的多端口寄存器文件以及查尋表（LUT）和通用存儲器（GP）等。高速緩存包含實現數據存儲、標識及LRU功能的獨立存儲器。除了多端口存儲陣列之外，寄存器文件還包含用于地址翻譯和命名邏輯單元的ROM和CAM（見圖1）。總之，要設計20個獨特的存儲器。

　　圖1 邏輯單元的ROM和CAM

　　存儲器的復雜性和獨特性表明，采用存儲器編譯器并不完全可行，每種嵌入式存儲器都需要采用新的電路技術來設計，以便滿足微處理器的高性能、高密度、低功耗和極低噪聲的要求。

　　這樣的高速微處理器必須采用最先進的0.18μm、6層銅線雙鑲嵌金屬CMOS工藝制作，其極小的特征尺寸和高性能的晶體管使存儲器設計面臨嚴峻的考驗，因為窄金屬導線（線高大于水平間距）尤其容易受到串擾及電子遷移效應的影響，而晶體管的低閾值將導致抗噪聲性能降低。