3.3 存儲器實體

　　存儲器模型中的存儲器實體可以由多個bank組成，并構成一個子模塊。根據bank的數量和種類，該存儲器子模塊具有不同數量的只讀端口、只寫端口和讀寫端口。為了能盡可能模擬不同的存儲器類型，存儲器子模塊可配置參數如表1所示。

　　表1 存儲器配置參數

　　3.4 存儲器控制器

　　存儲器控制器由指令隊列、數據緩存、以及仲裁器構成。這一部分對系統的性能有重要影響。讀指令隊列和寫指令隊列用來分別緩存讀寫指令。當它們寫滿時，新的讀寫操作將失敗或堵塞。指令隊列的數量取決于訪問存儲器模型的模塊有幾個優先級。相同優先級的指令會被放到同一個隊列。讀仲裁器和寫仲裁器分別根據隊列中的讀地址和寫地址，讀寫數據緩存器的狀態，以及指令優先級來決定發送哪個指令到哪個端口。而如果讀指令和寫指令指向了相同的讀寫端口，讀寫仲裁器將再一次做出仲裁。這里的每個仲裁器除了上述功能外，具體的仲裁機制以虛函數的形式由具體的實現來決定。在該存儲器模型中實現了默認的基于優先級的輪詢算法。存儲器控制器的配置參數如表2所示。

　　表2 存儲器控制器的配置參數

　　3.5 參數配置

　　存儲器模型的眾多參數需要在構造函數中配置完成。在運行階段，不能再更改配置。運行階段的配置更改將是我們下一步的研究內容，可以用于類似于文獻［8］的自演化系統。

　　4 應用實例

　　圖2所示為一個H.264解碼器模塊框圖。該解碼器共包括四個模塊以流水線方式工作在宏塊級別。其中熵解碼產生運動矢量，變換系數等信息。殘差恢復模塊通過反量化、反變換操作得到殘差。宏塊預測模塊進行幀內或幀間預測并和殘差一起重建出宏塊數據。去快效應模塊實現H.264去塊效應濾波。這四個模塊通過一個共享的SRAM 來交換數據。RTL設計人員根據設計指標率先完成了各模塊微架構的設計，平均解碼每個模塊所需時間在指標范圍內。

　　圖2 H.264解碼器使用共享存儲器在解碼模塊間交換數據

　　為了確定共享SRAM 引入的性能損失和確定SRAM 的設計，采用本文存儲器模型進行分析。存儲器的大部分參數已經被確定，需要決定采用幾個bank（每個bank是一個單端口SRAM）。另一方面，各模塊讀寫存儲器的時間也基本確定從而有了可靠地負載模型。通過改變存儲器模型的bank數，得到結果如圖3所示。

　　圖3 不同bank數所對應的單個宏塊平均解碼時間占允許時間的比例

　　由于bank的增加可以減少訪問存儲器的沖突，模型仿真得到的處理時間隨bank數量的增加而減少。但是可以看到bank數量對所消耗的時間影響不大，這說明各解碼模塊訪問存儲器的時間分布已經比較均勻。由于一個bank的情況已經可以滿足要求，所以最后確定bank數為1。RTL全部完成后的仿真結果所消耗的時間比模型所給出的略少一些，原因是RTL設計對訪問共享SRAM 的時間安排做了進一步細化的工作。

　　5 結束語

　　本文提出了一個通用的存儲器SystemC模型，該模型采用統一的事務級接口，和可配置的時鐘精準的內部控制邏輯以及存儲器構成。通過一系列的參數配置，該模型能夠幫助設計人員快速實現系統建模并在存儲器設計和選擇上做出合理判斷。借助其通用性，它還可以幫助保持一致性和減少重復勞動。該模型被應用于視頻解碼案例中，成功預測了共享SRAM 的bank數對性能的影響，證明了其有效性。