并行結構的原理是通過犧牲面積來降低功耗。將一個功能模塊復制為n(n≥2)個相同的模塊，這些模塊并行計算后通過數據選擇器選擇輸出，采用二分頻的并行結構，如圖4所示。

　　并行設計后，由于有多個模塊同時工作，提高了吞吐能力，可以把每個模塊的速度降低為原來的l/n。根據延時和工作電壓的線性關系，工作電壓可以相應降低為原來的l/n，電容增大為原來的n倍，工作頻率降低為原來的l/n，根據式(1)功耗降低為原來的1/n2。并行設計的關鍵是算法設計，一般算法中并行計算的并行度往往比較低，并行度高的算法比較難開發。例如：若原模塊的功耗為P=a×CL×V2dd×f，采用二分頻結構，由于增加了一個模塊和數據選擇器，整個電容負載為2.2CL，工作頻率為f/2，工作電壓可以降為O.6 V，則其功耗為：

　　由此可見，二分頻并行結構在保持原有電路性能的同時降低了60%的功耗。

　　流水線技術本質上也是一種并行。把某一功能模塊分成n個階段進行流水作業，每個階段由一個子模塊來完成，在子模塊之間插入寄存器，如圖5所示。若工作頻率不變，對某個模塊的速度要求僅為原來的1/n，則工作電壓可以降低為原來的1/n，電容的變化不大(寄存器面積占的比例很小)，功耗可降低為原來的 1/n2，面積基本不變，但增加了控制的復雜度。例如，若原模塊的功耗為P=α×C1×V2dd×f，采用流水線技術，由于增加了寄存器，整個電容負載為 1.2CL，工作頻率不變，工作電壓降為0.6 V，則其功耗為：

　　由此可見，流水線技術能顯著降低系統功耗。

　　通過流水線技術和并行結構降低功耗的前提是電路工作電壓可變。如果工作電壓固定，則這兩種方法只能提高電路的工作速度，并相應地增加了電路的功耗。在深亞微米工藝下，工作電壓已經比較接近閾值電壓，為了使工作電壓有足夠的下降空間，應該降低闊值電壓;但是隨著閾值電壓的降低，亞閾值電流將呈指數增長，靜態功耗迅速增加。因此，電壓的下降空間有限。

　　2.4 低功耗單元庫

　　設計低功耗單元庫是降低功耗的一個重要方法，包括調整單元尺寸、改進電路結構和版圖設計。用戶可以根據負載電容和電路延時的需要選擇不同尺寸的電路來實現，這樣會導致不同的功耗，因此可以根據需要設計不同尺寸的單元。同時，為常用的單元選擇低功耗的實現結構，如觸發器、鎖存器和數據選擇器等。

　　2.5 低功耗狀態機編碼

　　狀態機編碼對信號的活動性具有重要影響，通過合理選擇狀態機狀態的編碼方法，減少狀態切換時電路的翻轉，可以降低狀態機的功耗。其原則是：對于頻繁切換的相鄰狀態，盡量采用相鄰編碼。例如：Gray碼在任何兩個連續的編碼之間只有一位的數值不同，在設計計數器時，使用Gray碼取代二進制碼，則計數器的改變次數幾乎減少一半，顯著降低了功耗;在訪問相鄰的地址空間時，其跳變次數顯著減少，有效地降低了總線功耗。

　　2.6 Cache的低功耗設計

　　作為現代微處理器中的重要部件，Cache的功耗約占整個芯片功耗的30%～60%，因此設計高性能、低功耗的Cach結構，對降低微處理器的功耗有明顯作用。Cache低功耗設計的關鍵在于降低失效率，減少不必要的操作。通常用來降低Cache功耗的方法有以下兩種：一種是從存儲器的結構出發，設計低功耗的存儲器，例如采用基于CAM的Cache結構;另一種是通過減少對Cache的訪問次數來降低功耗。

　　以上主要是從硬件的角度來實現功耗的降低。除了硬件方法，通過軟件方面的優化，也能顯著地降低功耗。例如：在Crusoe處理器中，采用高效的超長指令 (VLIW)、代碼融合(Code Morphing)技術、LongRun電源管理技術和RunCooler工作溫度自動調節等創新技術，獲得了良好的低功耗效果。

　　3 微處理器的低功耗設計研究展望

　　功耗是微處理器設計長期面臨的問題，分析當前的研究狀況，未來的低功耗微處理器設計研究有如下發展趨勢：

　　首先，系統級的低功耗設計研究。抽象層次越高，采用低功耗技術功耗可降低的比例越大。

　　其次，面向功耗的軟硬件協同設計。而向功耗的軟硬件協同設計可以獲得功耗優化的系統架構，再配合有效的功耗管理，可以大大降低最終的功耗。

　　再次，異步電路的研究。同步電路的時鐘功耗在整個系統的功耗中占了相當大的比例。異步邏輯無需全局時鐘，而是采用握手信號協調模塊問的工作，減少了時鐘驅動和同步電路中很多不必要的翻轉，從而有效地降低了功耗。然而，異步電路實現困難，且缺乏EDA軟件的支持，因而還有待于進一步的研究。

　　4 結論

　　本文介紹了低功耗微處理器的研究現狀，討論了幾種常用的微處理器低功耗設計技術，展望了低功耗微處理器設計研究的發展趨勢。