故障檢測所用脈沖信號的寬度為20～100 ns，FPGA的工作時鐘可以達到200 MHz，在其中生成減法計數器可產生滿足脈寬要求的脈沖信號。減法計數器產生脈沖的幅度受限于FPGA的工作電平，對檢測來說是不夠的，因此從FPGA中出來的方波脈沖還要經過放大，才可以耦合到被檢測線纜中去。SN74LVC4245A用作電平轉換。sta和pulse_input均來自FPGA。本設計采用的是5 V脈沖幅度，脈沖的饋送采取了晶體管射極驅動的方式。這種驅動方式比較簡單，適用的器件也比較多。

　　3.3 A/D轉換電路

　　檢測脈沖的寬度為20～100 ns，相應的數據采樣率在20 MHz和100 MHz之間變化，一般的A/D芯片很難滿足采樣的要求，而用多片A/D芯片在成本和設計上都比較困難。這里選用美國NS公司的ADC08100，其采樣速率為20～100 Msps，此時采樣的功耗為1.3 mW/Msps，采樣的功耗會隨著采樣時鐘增加而增加，但是采樣的特性不會受到影響，因此在采樣率多樣的系統中一個芯片可以起到多個芯片的作用。根據采樣速率的不同，通過一個時鐘控制模塊產生相應的采樣時鐘信號，使芯片工作在所要求的速率之下，既可以節約成本，又可以簡化設計。ADC08 100和FPGA配合使用，可以方便地改變采樣時鐘，具有很大的靈活性。

　　A/D轉換電路如圖3所示。探測脈沖及回波信號需要轉換成適合A/D芯片電壓水平的信號后再進行采樣。脈沖在輸入運算放大器之前進行了鉗位處理，采用兩組倒置的二極管并聯，避免脈沖過高而擊穿運算放大器。

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　　圖3 A/D轉換電路

　　3.4 時鐘信號的產生

　　檢測脈沖的產生、ADC08100的采樣，以及異步FIFO的數據緩存構成了一個高速A/D數據采集系統。這對于各種信號的時間配合要求很高，需要專門的時鐘單元來配合，以使電路工作在正確的時序之下。在FPGA中可方便地定制時鐘模塊來產生A/D采樣時鐘、異步存儲器的讀寫時鐘，以及脈沖發生模塊的計數時鐘。所有的時鐘都是由一個高速的時鐘來實現同步的，并且整個系統是在同一個啟動信號下同步運行的，從而保證了采樣的時序要求。

　　3.5 電源模塊

　　系統中既有模擬電路又有高速數字電路，使用電源種類復雜，存在+5 V、+3.3 V、+1.2 V、-5 V等多種電源信號。在電路板設計制作中既要減小高頻數字信號對模擬信號的電磁干擾，又要避免各種電源之間的干擾，因此需合理規劃模塊布局及布線走向以提高信號穩定性。

　　4 軟件設計

　　軟件設計主要包括FPGA的開發應用、應用程序設計以及液晶顯示器的驅動程序設計等。

　　4.1 FPGA開發應用

　　現場可編程邏輯器件FPGA(Field Programming Gate Array)具有高密度、高速度、低功耗、功能強大等特點。在此系統中采用了Altera公司的CycloneII系列器件來實現高速的數據采集、存儲功能，是在QuartuslI 7.1軟件中使用硬件描述語言VHDL來設計完成的。高密度可編程邏輯器件的設計流程包括：設計準備、設計輸入、設計處理和器件編程4個步驟，以及相應的功能仿真(前仿真)、時序仿真(后仿真)和器件測試3個設計驗證過程。

　　本設計中，主要包括Nios微處理器、脈沖發生、高速時鐘以及高速數據存儲FIFO等模塊的設計。

　　4.2 應用程序設計

　　應用程序控制檢測任務的啟動和結束、脈沖發送接收模式的選擇、A/D采樣數據的處理計算、故障性質和位置的判斷以及結果輸出等。

　　5.結語

　　本文提出了基于Nios軟核的電纜故障檢測儀設計方案。對于脈沖反射法檢測故障的具體實現，提出了基于現場可編程邏輯器件的高速采樣系統的設計思路，并在此基礎上對系統進行了全面的設計。仿真和試驗結果表明，該系統能夠實現對電纜的斷路、短路等故障的檢測，具有在線監測、易于控制的優點，以及靈活和良好的擴展功能。