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事情是這樣的，SoC工程師的一項典型工作就是集成。俗稱連連看。
當然除了連連看還有一些集成級的代碼需要設計，比如CRG，regfile，ahb/apb/local bus decoder，axi bus matrix/network等等。這些代碼很多是有vendor提供工具生成，或者用腳本生成。集成工作我們前面介紹的GVim插件已經實現了自動化。總之就是能不手寫代碼就不手寫代碼。
因為只要是人手寫就有可能出錯，review不可能每一行都能review到，輸入給代碼生成腳本的文件一定是簡潔明了，方便review的。而且一旦經過一次項目洗禮，后面就閉著眼睛用，一勞永逸。
那么今天給大家分享一個編寫Python腳本生成一個ahb decoder的腳本。首先分析一下ahb decoder的原理。主要就兩大部分。
第一部分就是slave的sel信號decoder。根據地址空間劃分，選擇選擇不同的地址段。
第二部分是rdata和response信號的返回mux。
地址decoder部分是共用的。decoder和mux可以歸納出一些編碼模版，即slave的數據量再增加，同一段代碼模版可以復用，只是代碼量增加。這種有固定套路的代碼完全可以借助腳本生成。
規定一下腳本的輸入文件形式，比如表格輸入。
ahb decoder橋是1路ahb slave接口入，多路ahb master接口輸出，表格中填寫master接口輸出名，起始地址段，結束地址段。這樣review時候只需要review這個表格即可。
接下來是python腳本開發
安裝pandas。用于表格處理。
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sudo apt install python3-pip sudo pip install pandas
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缺啥庫，再用pip安裝即可。
接下來就開始生成代碼，這類代碼生成套路就是根據表格提供信息，打印代碼模版替換其中的關鍵詞。我把要生成的代碼一行一行追加到一個列表中，然后再一行一行打印到一個新的.v文件中。
首先用pandas讀取表格，根據輸入的表格路徑，sheet name，讀取當前sheet的數據。
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if para_list[2] == "dec_gen":
df = pd.read_excel(para_list[0], sheet_name = para_list[1])
dec_corpus = df.values.tolist()
print("
all data:")
print (df)
dec_ser = pd.Series(dec_corpus)
#print(dec_ser)
dec_gen(para_list, dec_corpus, dec_ser)
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pandas會處理成二維列表。
然后打開一個.v文件，文件名也是用戶自己輸入 。創建一個空列表，往里面塞代碼。
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fp = open(para_list[1]+".v", "w") print_line = []
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給代碼生成頭文件，顯得專業些。年份，日期，filename等自動匹配生成。
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print_line.append("http:// +FHDR----------------------------------------------------------------------------")
print_line.append("http:// Copyright (c) "+year+" SiliconPeasant.")
print_line.append("http:// ALL RIGHTS RESERVED Worldwide")
print_line.append("http:// ")
print_line.append("http:// Author : "+user)
print_line.append("http:// Email : ninghechuan@foxmail.com")
print_line.append("http:// Created On : "+date1+" "+time)
print_line.append("http:// Last Modified : "+date1+" "+time)
print_line.append("http:// File Name : "+filename)
print_line.append("http:// Description :")
print_line.append("http:// ")
print_line.append("http:// ---------------------------------------------------------------------------------")
print_line.append("http:// Modification History:")
print_line.append("http:// Date By Version Change Description")
print_line.append("http:// ---------------------------------------------------------------------------------")
print_line.append("http:// "+date1+" "+user+" 1.0 Original")
print_line.append("http:// -FHDR----------------------------------------------------------------------------")
?
然后往列表里塞Verilog代碼，固定的代碼模版，直接輸入，比如我們要生成的ahb decoder只有一組ahb slave接口，名字暫時固定，未開放給用戶。
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print_line.append("module "+para_list[1]+"(")
print_line.append(" input hclk,")
print_line.append(" input hresetn,")
print_line.append(" //slave")
print_line.append(" input ahb_s_hsel,")
print_line.append(" input [31:0] ahb_s_haddr,")
print_line.append(" input [1:0] ahb_s_htrans,")
print_line.append(" input ahb_s_hwrite,")
print_line.append(" input [2:0] ahb_s_hsize,")
print_line.append(" input [2:0] ahb_s_hburst,")
print_line.append(" input [3:0] ahb_s_hprot,")
print_line.append(" input [31:0] ahb_s_hwdata,")
print_line.append(" input ahb_s_hready_in,")
print_line.append(" output reg [31:0] ahb_s_hrdata,")
print_line.append(" output reg ahb_s_hready,")
print_line.append(" output reg [1:0] ahb_s_hresp,")
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接下來追加decoder輸出的master的代碼，根據表格第一列填寫的數據，給輸出的ahb master接口加上用戶自定義關鍵詞。
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count = 0
for dec_info in dec_corpus:
count += 1
print_line.append(" //"+dec_info[0])
print_line.append(" output reg ahb_"+dec_info[0].lower()+"_hsel,")
print_line.append(" output reg [31:0] ahb_"+dec_info[0].lower()+"_haddr,")
print_line.append(" output reg [1:0] ahb_"+dec_info[0].lower()+"_htrans,")
print_line.append(" output reg ahb_"+dec_info[0].lower()+"_hwrite,")
print_line.append(" output reg [2:0] ahb_"+dec_info[0].lower()+"_hsize,")
print_line.append(" output reg [2:0] ahb_"+dec_info[0].lower()+"_hburst,")
print_line.append(" output reg [3:0] ahb_"+dec_info[0].lower()+"_hprot,")
print_line.append(" output reg [31:0] ahb_"+dec_info[0].lower()+"_hwdata,")
print_line.append(" output reg ahb_"+dec_info[0].lower()+"_hready_in,")
print_line.append(" input [31:0] ahb_"+dec_info[0].lower()+"_hrdata,")
print_line.append(" input ahb_"+dec_info[0].lower()+"_hready,")
print_line.append(" input [1:0] ahb_"+dec_info[0].lower()+"_hresp,")
?
追加decoder部分代碼。根據地址高位產生一個index為選擇slave。
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print_line.append(" always @(*)begin")
count = 0
for dec_info in dec_corpus:
start_addr_list = list(dec_info[1])
end_addr_list = list(dec_info[2])
#print(start_addr_list)
#print(end_addr_list)
start_dec_num = start_addr_list[2]
end_dec_num = end_addr_list[2]
if count == 0:
print_line.append(" if(ahb_s_haddr[15:12] >= 4'h"+start_dec_num+" && ahb_s_haddr[15:12] <= 4'h"+end_dec_num+")")
else:
print_line.append(" else if(ahb_s_haddr[15:12] >= 4'h"+start_dec_num+" && ahb_s_haddr[15:12] <= 4'h"+end_dec_num+")")
print_line.append(" addroutport[3:0] = 4'h"+str(count)+";")
count += 1
print_line.append(" else ")
print_line.append(" addroutport[3:0] = 4'hf;")
print_line.append(" end")
?
生成每個slave的sel decoder代碼
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count = 0
for dec_info in dec_corpus:
print_line.append(" 4'h"+str(count)+":begin")
print_line.append(" ahb_"+dec_info[0].lower()+"_hsel = 1'b1;")
print_line.append(" ahb_"+dec_info[0].lower()+"_haddr[31:0] = ahb_s_haddr;")
print_line.append(" ahb_"+dec_info[0].lower()+"_htrans[1:0] = ahb_s_htrans;")
print_line.append(" ahb_"+dec_info[0].lower()+"_hwrite = ahb_s_hwrite;")
print_line.append(" ahb_"+dec_info[0].lower()+"_hsize[2:0] = ahb_s_hsize;")
print_line.append(" ahb_"+dec_info[0].lower()+"_hburst[2:0] = ahb_s_hburst;")
print_line.append(" ahb_"+dec_info[0].lower()+"_hprot[3:0] = ahb_s_hprot;")
print_line.append(" ahb_"+dec_info[0].lower()+"_hwdata[31:0] = ahb_s_hwdata;")
print_line.append(" ahb_"+dec_info[0].lower()+"_hready_in = ahb_s_hready_in;")
print_line.append(" end")
count += 1
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生成rdata和response mux代碼
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print_line.append("
")
print_line.append(" always @(*)begin")
print_line.append(" if(ahb_s_hsel)begin")
print_line.append(" case(addroutport_d[3:0])")
count = 0
for dec_info in dec_corpus:
print_line.append(" 4'd0:begin")
print_line.append(" ahb_s_hrdata[31:0] = ahb_"+dec_info[0].lower()+"_hrdata;")
print_line.append(" ahb_s_hready = ahb_"+dec_info[0].lower()+"_hready;")
print_line.append(" ahb_s_hresp[1:0] = ahb_"+dec_info[0].lower()+"_hresp;")
print_line.append(" end")
print_line.append(" default:begin")
print_line.append(" ahb_s_hrdata[31:0] = 32'h0;")
print_line.append(" ahb_s_hready = 1'h1;")
print_line.append(" ahb_s_hresp[1:0] = 2'h0;")
print_line.append(" end")
print_line.append(" endcase")
print_line.append(" end")
print_line.append(" end")
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將列表中的文件，循環打印出到.v中，最后一行加上endmodule。
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for line in print_line:
#print(line)
fp.write(line)
fp.write('
')
fp.write('
')
fp.write('endmodule')
fp.close()
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最后再加一個help函數
?
def help():
print("############## help ####################")
print("########################################")
print("generate dec_gen module")
print("xxb_decoder.py excel_path sheet_name dec_gen")
print("########################################")
?
輸入命令
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python3 xxb_decoder.py -h
?
使用說明，咱們就是說，就是一個專業配套齊全。
使用命令
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python3 xxb_decoder.py ./ahb_dec.xlsx ahb_dec dec_gen
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本篇只是提供一個思路，生成代碼機制并不完善，地址譯碼邏輯暫時還有限制，不過照這個思路我們就可以生成很多代碼了，只要它有規律就能生成。真正做到成為一個不寫Verilog的芯片工程師。這個腳本的源代碼和Excel文件放GitHub上了。感興趣的朋友可以留言多多交流。
https://github.com/NingHeChuan/Silicon_Peasant/tree/master/script
最后
寫Python的時候，有些奇妙的感覺，和Verilog的思維方式完全不同，一種久違的感覺，那種代碼是一行一行的執行，出錯debug，加很多print然后分析。最后調試出來后，是另外一種快樂。
工商網監
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