時(shí)鐘分配器是將輸入時(shí)鐘脈沖經(jīng)過一定的分頻后分別送到各路輸出的邏輯電路。其組成原理框圖由一個(gè)模M的計(jì)數(shù)器及相應(yīng)的譯碼電路構(gòu)成，也可以由環(huán)形計(jì)數(shù)器構(gòu)成。

時(shí)鐘發(fā)生器的基本構(gòu)造

鎖相環(huán)（Phase Locked Loop ，PLL）是時(shí)鐘發(fā)生器的核心技術(shù)，現(xiàn)代的時(shí)鐘發(fā)生器只需由石英晶體提供一個(gè)基準(zhǔn)頻率，并利用一個(gè)以上的PLL，搭配不同比例的除頻電路，來產(chǎn)生各種頻率的時(shí)鐘輸出，取代傳統(tǒng)系統(tǒng)中的多個(gè)石英晶體。

其中PLL的部分具有兩個(gè)輸入端，分別為參考頻率（Fref）與反饋頻率（Fvco），與一個(gè)輸出端（Fout）。三者之間關(guān)系可以公式表示如下。

Fout=（Fref·P）/（Q·N）

PLL 基本上為一個(gè)負(fù)反饋系統(tǒng)，在回路中利用反饋信號，將輸出端的信號頻率及相位，鎖定在輸入端參考信號的頻率及相位上。相位頻率檢波器（Phase Frequency Detector，PFD）比較基準(zhǔn)參考頻率（Fref）及反饋頻率（Fvco）兩者之間的相位關(guān)系與頻率的差異，并檢知出兩者相位的相位差及頻率的高低差，以影響電壓控制振蕩器（Voltage Controlled Oscillator，VCO）的頻率輸出。當(dāng)Fref/Q超前Fvco/P時(shí)，UP高電位輸出使Fout頻率加快；相反的當(dāng)Fref/Q落后Fvco /P時(shí)，DN高電位輸出使Fout頻率減慢，最后可達(dá)到如公式所表示的穩(wěn)定輸出狀態(tài)，因此只需調(diào)整PLL外部除頻電路的P、Q、R值之間的比例，就可得到需要的輸出頻率。

時(shí)鐘發(fā)生器的作用

一、在主板啟動(dòng)時(shí)提供初始化時(shí)鐘信號，讓主板能夠啟動(dòng)；

二、在主板正常運(yùn)行時(shí)即時(shí)提供各種總線需要的時(shí)鐘信號，以協(xié)調(diào)內(nèi)存芯片的時(shí)鐘頻率。如果時(shí)鐘發(fā)生器芯片或晶振壞了，系統(tǒng)可能不能啟動(dòng)，也可能不能正常運(yùn)行。后者具體表現(xiàn)為突然莫名其妙地死機(jī)，有時(shí)運(yùn)行正常有時(shí)又不正常等。如果懷疑是主板的時(shí)鐘發(fā)生器有問題，最好送到專業(yè)維修店維修。

時(shí)鐘發(fā)生器（clock generator）的電子組件，不斷產(chǎn)生穩(wěn)定間隔的電壓脈沖，產(chǎn)品中所有的組件將隨著這個(gè)時(shí)鐘來同步進(jìn)行運(yùn)算動(dòng)作。簡單的說，數(shù)字產(chǎn)品必須要有時(shí)鐘的控制，才能精確地處理數(shù)字信號，就好比生物的心跳一樣。若時(shí)鐘不穩(wěn)定，輕則造成數(shù)字信號傳送上的失誤，重則導(dǎo)致數(shù)字設(shè)備無法正常運(yùn)作。

時(shí)鐘發(fā)生器的技術(shù)朝向高頻化發(fā)展，以滿足PC市場的需求，采用非揮發(fā)型硅氧化氮氧化硅（SONOS， SILICON oxide nitride oxide SILICON）技術(shù)，可制作出高效能的200MHz時(shí)鐘組件，并可透過桌上型平臺的編譯程序直接進(jìn)行編程。透過此編譯工具的協(xié)助，系統(tǒng)設(shè)計(jì)人員甚至不需熟悉PLL技術(shù)，即可完成輸入與輸出時(shí)鐘的設(shè)定，縮短產(chǎn)品上市前的設(shè)計(jì)時(shí)間。
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