?在邏輯設計中，基于Stream握手這種形式的總線行為是很常見的，在自定義總線時Stream這類總線代碼寫起來千篇一律，完全可以利用IDEA的live template來自動生成。

》常用的Stream總線 ????最近做系統(tǒng)總線的定義，模塊之間存在著大量的握手交互，在SpinalHDL中這類總線往往繼承于SpinalHDL中的Stream。以下面的總線定義為例：

先來說說自己為什么這么來定義總線： ??? Bus繼承于Stream，如此Stream所定義的所有信號均可以使用。 ????單獨定義BusConfig，將總線的各種參數歸到一個類中，如此在做修改調整時整個系統(tǒng)不至于從頭改到尾。 ? ????定義objectBus主要原因在于在SpinalHDL中，Stream/Flow這種類型在映射生成Verilog代碼時例如上面的data0,data1會帶有xxx_payload_data0,xxx_payload_data1,為了生成的代碼更美觀在object中定義rename函數來對生成Verilog中的變量做一個命名上的調整。同時也可以避免在例化時寫“new”。 ????嗯，出發(fā)點還不錯吧，但在為整個系統(tǒng)定義總線時當我寫到第三個第四個時就累了，因為這里面的大量代碼完全是重復性的代碼，陷入了賦值—>粘貼—>修改的怪圈～ 》Live ?template使用

像上面的代碼完全是具有模版范式的代碼。個人在總線定義時，習慣將每個總線單獨定義成一個文件，那么上面的代碼完全可以定制為一個Live template。

首先在打開你IDEA的Live Templates界面，點擊圖中“+”號按鈕創(chuàng)建一個名稱為“SpinalHDL”的Template Group(SpinalHDL的模版都可以放在這里面)：

然后在SpinalHDL下創(chuàng)建Live Template:

這里在模版中定義了變量$Bus$,$parameter$,$payload$。在Live Template中可做變量的定義：

（上面紅圈1的位置可指定在哪些語言中支持，在2中編輯變量)

(由于個人習慣每個總線單獨一個文件，所以這里Bus變量指定表達式，如果想自己寫這里可不指定表達式)

而之所以定義后面兩個變量主要用于在調用該模版時光標自動跳轉到對應的待編輯處。

由于這里我將模版起名為streamext，故可以在定義總線時敲該關鍵字自動實現總線模版定義：

自己僅需定義總線中的信號即可～

最后貼上這個模版的可copy代碼：

import spinal.core._
import spinal.lib._
case class $Bus$Config($parameter$) {
}

case class $Bus$Payload(config: $Bus$Config) extends Bundle {
  $payload$
}

class $Bus$(config: $Bus$Config) extends Stream($Bus$Payload(config)) {

}

object $Bus$ {
def rename(bus: $Bus$) = {
    bus.flatten.foreach((bt) => {
      bt.setName(bt.getName().replace("payload_", ""))
if (bt.getName().startsWith("io_")) bt.setName(bt.getName().replaceFirst("io_", ""))
    })
  }

def apply(config: $Bus$Config): Bus = {
    val bus = new $Bus$(config)
if (Component.current == bus.component)
      bus.component.addPrePopTask(() => {
        rename(bus)
      })
else
      rename(bus)
    bus
  }

}

?