vhdl語言怎么仿真

　　VHDL語言testbench仿真的例子如下：

　　1.源代碼

　　--六進(jìn)制計(jì)數(shù)器的代碼

　　Library ieee;

　　use ieee.std_logic_1164.all;

　　use ieee.std_logic_arith.all;

　　use ieee.std_logic_unsigned.all;

　　entity cnt6 is

　　port

　　（clr，en，clk ：in std_logic;

　　q ：out std_logic_vector（2 downto 0）

　　）;

　　end entity;

　　architecture rtl of cnt6 is

　　signal tmp ：std_logic_vector（2 downto 0）;

　　begin

　　process（clk）

　　-- variable q6:integer;

　　begin

　　if（clk‘event and clk=’1‘） then

　　if（clr=’0‘）then

　　tmp《=“000”;

　　elsif（en=’1‘） then

　　if（tmp=“101”）then

　　tmp《=“000”;

　　else

　　tmp《=unsigned（tmp）+’1‘;

　　end if;

　　end if;

　　end if;

　　q《=tmp;

　　-- qa《=q（0）;

　　-- qb《=q（1）;

　　-- qc《=q（2）;

　　end process;

　　end rtl;

　　2，testbench代碼

　　Quartus II 可以自動(dòng)生成testbench代碼固定格式。

　　如果自己不想寫這些testbench的這些固定格式，可以在quartus里自動(dòng)生成testbench文件的模板，然后往里面寫信號就行了

　　步驟：processing-》start-》starttest bench template write

　　這里需要注意的是要在仿真選項(xiàng)里選擇一個(gè)仿真工具，然后才會(huì)生成testbench

　　-- 六進(jìn)制計(jì)數(shù)器testbench的代碼

　　library ieee;

　　use ieee.std_logic_1164.all;

　　entity cnt6_tb is

　　end cnt6_tb;

　　architecture rtl of cnt6_tb is

　　component cnt6

　　port（

　　clr，en，clk ：in std_logic;

　　q ：out std_logic_vector（2 downto 0）

　　）;

　　end component;

　　signal clr ：std_logic：=’0‘;

　　signal en ：std_logic：=’0‘;

　　signal clk ：std_logic：=’0‘;

　　signal q ：std_logic_vector（2 downto 0）;

　　constant clk_period ：time ：=20 ns;

　　begin

　　instant:cnt6 port map

　　（

　　clk=》clk，en=》en，clr=》clr，q=》q

　　）;

　　clk_gen:process

　　begin

　　wait for clk_period/2;

　　clk《=’1‘;

　　wait for clk_period/2;

　　clk《=’0‘;

　　end process;

　　clr_gen:process

　　begin

　　clr《=’0‘;

　　wait for 30 ns;

　　clr《=’1‘;

　　wait;

　　end process;

　　en_gen:process

　　begin

　　en《=’0‘;

　　wait for 50ns;

　　en《=’1‘;

　　wait;

　　end process;

　　end rtl;

　　vhdl語言的基本結(jié)構(gòu)

　　在VHDL程序中，實(shí)體（ENTITY）和結(jié)構(gòu)體（ARCHITECTURE）這兩個(gè)基本結(jié)構(gòu)是必須的，他們可以構(gòu)成最簡單的VHDL程序。通常，最簡單的VHDL程序結(jié)構(gòu)中還包含另一個(gè)最重要的部分，即庫（LIBRARY）和程序包（PACKAGE）。

　　1.實(shí)體

　　1.1功能：

　　對這個(gè)設(shè)計(jì)實(shí)體與外部電路進(jìn)行接口描述

　　1.2常用語句結(jié)構(gòu)

　　entity 實(shí)體名 is

　　［generic （類屬表）; ］

　　［port （ 端口表 ）;］

　　end entity 實(shí)體名;

　　1.3實(shí)體名

　　一個(gè)設(shè)計(jì)實(shí)體無論多大和多復(fù)雜，在實(shí)體中定義的實(shí)體名即為這個(gè)設(shè)計(jì)實(shí)體的名稱。在例化（已有元件的調(diào)用和連接）中，即可以用此名對相應(yīng)的設(shè)計(jì)實(shí)體進(jìn)行調(diào)用。

　　1.4generic類屬說明語句

　　類屬（generic）參量是一種端口界面常數(shù)，常以一種說明的形式放在實(shí)體或塊結(jié)構(gòu)前的說明部分，書寫格式如下：

　　1 generic （ ［ 常數(shù)名 ： 數(shù)據(jù)類型 ［ ： 設(shè)定值］ ］ ） 2 { ; 常數(shù)名 ： 數(shù)據(jù)類型 ［ ： 設(shè)定值］ };

　　1.4端口說明

　　實(shí)體端口說明的一般書寫格式如下：

　　1 port （ 端口名 ： 端口模式 數(shù)據(jù)類型 ; 2 { 端口名 ： 端口模式 數(shù)據(jù)類型 } ）;

　　2.結(jié)構(gòu)體

　　2.1功能

　　結(jié)構(gòu)體是實(shí)體所定義的設(shè)計(jì)實(shí)體中的一個(gè)組成部分。結(jié)構(gòu)體描述設(shè)計(jì)實(shí)體的內(nèi)部結(jié)構(gòu)和/或外部設(shè)計(jì)實(shí)體端口間的邏輯關(guān)系。

　　2.2組成

　　對數(shù)據(jù)類型、常數(shù)、信號、子程序和元件等元素的說明部分。

　　描述實(shí)體邏輯行為的，以各種不同的描述風(fēng)格表達(dá)的功能描述語句，它們包括各種形式的順序描述語句和并行描述語句。

　　以元件例化語句為特征的外部原件（設(shè)計(jì)實(shí)體）端口間的連接方式。

　　2.3結(jié)構(gòu)體的一般語言格式

　　1 architecture 結(jié)構(gòu)體名 of 實(shí)體名 is

　　2 ［說明語句］

　　3 begin

　　4 ［功能描述語句］

　　5 end architecture 結(jié)構(gòu)體名;

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