1 簡介

當(dāng)今半導(dǎo)體集成電路（IC）的新增長點，已從傳統(tǒng)的機算機及通訊產(chǎn)業(yè)轉(zhuǎn)向便攜式移動設(shè)備如智能手機、平板電腦及新一代可穿戴設(shè)備。集成電路封裝技術(shù)也隨之出現(xiàn)了新的趨勢，以應(yīng)對移動設(shè)備產(chǎn)品的特殊要求，如增加功能靈活性、提高電性能、薄化體積、降低成本和快速面世等。

層疊封裝（PoP， Package-on-Package， 見圖 1）就是針對移動設(shè)備的IC封裝而發(fā)展起來的可用于系統(tǒng)集成的非常受歡迎的三維疊加技術(shù)之一。PoP由上下兩層封裝疊加而成，底層封裝與上層封裝之間以及底層封裝與母板（Motherboard）之間通過焊球陣列實現(xiàn)互連。通常，系統(tǒng)公司分別購買底層封裝元件和上層封裝元件，并在系統(tǒng)板組裝過程中將它們焊接在一起。層疊封裝的底層封裝一般是基帶元件，或應(yīng)用處理器等，而上層封裝可以是存儲器等。

同傳統(tǒng)的三維芯片疊加技術(shù)相比，PoP結(jié)構(gòu)尺寸雖稍大，但系統(tǒng)公司可以擁有更多元件供應(yīng)商，并且由于PoP底層和上層的元件都已經(jīng)通過封裝測試，良率有保障，因此PoP的系統(tǒng)集成既有供應(yīng)鏈上的靈活性，也有成本控制的優(yōu)勢。事實證明，PoP為系統(tǒng)集成提供了低成本的解決方案。

為了進一步利用PoP技術(shù)的優(yōu)勢，系統(tǒng)公司可以同芯片供應(yīng)商與封裝公司合作，對PoP底層或上層元件進一步集成，以滿足其產(chǎn)品需要。例如，基帶芯片和應(yīng)用處理器芯片可以集成在PoP的底層封裝里。

隨著集成度及電性能要求的進一步提高，以及超薄化的需求，PoP封裝技術(shù)也不斷發(fā)展創(chuàng)新，開始進入新的一代。本文將介紹分析這一領(lǐng)域的最新發(fā)展趨勢。

封裝技術(shù)的進一步超薄化使得封裝翹曲成為一大問題。封裝中使用了各種不同的材料，如芯片、基板、塑封等，這些材料具有不同的熱膨脹系數(shù)（CTE，Coefficient of Thermal Expansion）。當(dāng)整個封裝經(jīng)歷溫度變化時，例如從封裝過程時的高溫降到室溫，由于各種材料的熱膨脹系數(shù)不同，伸縮不一致，從而導(dǎo)致封裝產(chǎn)生翹曲，圖2簡易地說明了這一原理。當(dāng)封裝變薄后，鋼性顯著降低，更容易變形，使得翹曲顯著加大。

過大的翹曲會使得PoP封裝在表面焊接（SMT）組裝過程中，底層封裝與母板之間，或者底層和上層封裝之間的焊錫球無法連接，出現(xiàn)開路，見圖3。

翹曲已成為影響PoP組裝良率的關(guān)鍵因素。超薄化的趨勢使得翹曲問題更加突出，成為一個阻礙未來PoP薄化發(fā)展的瓶頸。因此，各種新的技術(shù)和材料不斷出現(xiàn)，用以降低封裝的翹曲。在這篇文章中，我們將介紹翹曲控制方面的發(fā)展趨勢。文章更進一步從一組超薄PoP試驗樣品，以及其它一些實際產(chǎn)品數(shù)據(jù)中，分析探討超薄后可能出現(xiàn)的翹曲大小，以及超薄封裝所帶來的相應(yīng)的設(shè)計、材料、生產(chǎn)過程中可能出現(xiàn)的問題和挑戰(zhàn)。

2 層疊封裝（PoP）的發(fā)展趨勢

新一代層疊封裝的發(fā)展趨勢可以概括為：

IC集成度進一步提高，芯片尺寸不斷加大，芯片尺寸與封裝尺寸比例不斷提高，使得封裝翹曲也隨之增加。

對封裝的電性能要求進一步提高，倒裝芯片技術(shù)（flip chip）應(yīng)用普及，已代替了傳統(tǒng)的焊線（wire bond）技術(shù)。更先進的則采用銅柱技術(shù)（Copper Pillar），以進一步縮小焊點間距。

同一芯片針對不同應(yīng)用及客戶要求采用不同封裝尺寸。這使得封裝材料也應(yīng)隨之而改變，優(yōu)化。另一方面，有時客戶為了提高IC制造良率和產(chǎn)出率，或者應(yīng)用的靈活性，會把一顆大集成度的系統(tǒng)芯片分割成幾顆小芯片，但仍然要求封裝在同一封裝里。這些都使得封裝難以采用傳統(tǒng)的統(tǒng)一的材料系統(tǒng)，而必須定制優(yōu)化。

PoP底層和上層之間互連的間距（pitch）縮小。傳統(tǒng)PoP采用0.5 mm或以上間距，現(xiàn)在多采用0.4 mm間距。不遠(yuǎn)的將來，0.3 mm間距將出現(xiàn)。間距的縮小使得上下層互連的焊錫高度產(chǎn)生問題。傳統(tǒng)PoP采用焊錫球作為上下層的互連，依靠焊錫球在回流液態(tài)下自身的表面張力形成焊球高度。這一高度必須大于底層封裝芯片和塑封厚度，否則就會出現(xiàn)焊球開路。在間距縮小、焊球直徑減小的情況下，這一高度要求難以達(dá)到，必須開發(fā)新的技術(shù)。

在超薄化趨勢下，PoP封裝的各層材料厚度要求越來越薄。圖4顯示了基板（substrate）和塑封（EMC）厚度的薄化趨勢。基板厚度已從常見的0.3 mm薄化到0.2 mm左右，甚至0.13 mm。而塑封厚度則從0.28 mm降至0.2 mm和0.15 mm。至于芯片本身，厚度也已達(dá)0.1 mm以下，0.05 mm芯片也將出現(xiàn)。封裝薄化帶來的最大問題就是封裝翹曲顯著增加。許多新的POP技術(shù)的開發(fā)及新材料的應(yīng)用也是針對降低封裝翹曲。

3 順應(yīng)上述趨勢，POP在封裝技術(shù)和材料使用上也出現(xiàn)新的發(fā)展

在封裝技術(shù)上，相繼出現(xiàn)了裸芯倒裝的底層封裝（PSfcCSP）和穿塑孔技術(shù)（TMV， Through-Mold-Via），見圖5。裸芯倒裝的翹曲一般會較大。穿塑孔技術(shù)彌補了這一缺點。穿塑孔技術(shù)是在傳統(tǒng)的塑封基礎(chǔ)上，在上下層封裝互連焊接點處打孔穿透塑封，再通過焊錫球柱形成上下層連接。穿塑孔技術(shù)具有一些顯著優(yōu)點。首先，它可以通過塑封材料降低封裝翹曲，可以使用更高的芯片/封裝尺寸比，這就使得更大芯片的封裝成為可能。其次，上下層封裝互連的焊錫球因為有塑封的支撐和間隔可以使用更細(xì)的互連間距。

為進一步薄化TMV塑封層，現(xiàn)在又出現(xiàn)了裸芯的TMV（Exposed-die TMV），即把塑封層高度設(shè)計成與芯片平齊，使芯片頂部裸露。這樣整個封裝的高度可以進一步降低，但翹曲相對也會增加一些。

為降低封裝翹曲，各種新的材料也不斷出現(xiàn)，主要表現(xiàn)在材料特性的改善上。圖6顯示了基板核（Core）以及塑封（EMC）的熱膨脹系數(shù)（CTE）的發(fā)展趨勢。在基板方面，熱膨脹系數(shù)低的基板核有利于降低大芯片封裝翹曲，因此新的基板核材料的熱膨脹系數(shù)在不斷降低。原來標(biāo)準(zhǔn)的基板核熱膨脹系數(shù)一般在15-17 ppm左右，然后出現(xiàn)了CTE在9-12 ppm之間的低CTE基板核，現(xiàn)在CTE在5-7 ppm間的超低基板核也已相當(dāng)普及，最新一代的已接近2-4 ppm。與此同時，塑封材料的CTE特性則不斷升高，各種高CTE的塑封材料也層出不窮，常溫下的CTE值已從原有的10 ppm左右升至20-30 ppm之間。這些新材料的研發(fā)極大地幫助改善了因薄化而產(chǎn)生的翹曲問題。

為了探索封裝超薄化后可能出現(xiàn)的翹曲情況，以及超薄所帶來的相應(yīng)的設(shè)計、材料、生產(chǎn)過程中可能出現(xiàn)的問題和挑戰(zhàn)，我們設(shè)計并實際組裝了一組超薄TMV試驗樣品，見圖7。

表1中所列為試驗設(shè)計參數(shù)。芯片厚度為60μm，相應(yīng)的塑封層厚度采用0.15 mm厚。分別使用了兩種基板設(shè)計：一種為4層板共計0.23 mm厚，另一種為2層板共計0.17 mm厚。整個封裝大小尺寸為12 mm。為了研究不同芯片大小尺寸對翹曲的影響，我們使用了三種從小到大的芯片尺寸，分別為5 mm，6.5 mm，8.7 mm。在材料使用上，采用了一種超低CTE的基板和一種高CTE的塑封組合。

4 不同芯片尺寸下的封裝翹曲

圖8和圖9分別顯示了使用4層0.23 mm基板和2層0.17 mm基板封裝不同尺寸芯片時的翹曲數(shù)值。這些翹曲數(shù)值是通過莫爾條紋投影儀（shadow moiré） 測量的平均值。根據(jù)業(yè)界慣例，正值翹曲表示翹曲為凸形，而負(fù)值翹曲表示翹曲為凹形，如圖中所示。

從圖中數(shù)據(jù)我們可以得出一些很重要的結(jié)論：

封裝超薄化后，翹曲對芯片大小非常敏感。不同尺寸的芯片封裝后翹曲相差非常大，甚至翹曲的方向都會改變，例如圖8中在回流溫度260℃時的翹曲，當(dāng)芯片為5 mm時翹曲方向是凸形正90μm（正值），而芯片為8.7 mm時翹曲變成了凹形負(fù)100μm（負(fù)值）。

對于大芯片（8.7 mm），超薄化后的封裝翹曲非常大，超過了一般要求的翹曲水平（100μm以下）。所以，大芯片超薄封裝的翹曲極具挑戰(zhàn)性。另一方面，也不是說芯片越小翹曲就會越小，如設(shè)計或材料選擇搭配不當(dāng)，小芯片封裝會比大芯片封裝的翹曲更大。例如圖9中所示，5 mm芯片比6.5 mm及8.7 mm芯片的翹曲都大。原因是不同大小的芯片翹曲方向有可能不同。

通常所說的采用低CTE的基板和高CTE的塑封組合有利于降低翹曲，是針對封裝大芯片時當(dāng)翹曲方向在室溫下是凸形而高溫下是凹形時才成立。而當(dāng)使用小芯片時，翹曲方向有可能反過來，此時上述觀點將不再成立，而必須使用高CTE的基板配低CTE的塑封組合，才能降低翹曲。

圖中數(shù)據(jù)顯示，同一套材料組合及設(shè)計很難適用于各種不同大小的芯片。

綜上所述，新一代超薄封裝將會使翹曲大小和方向出現(xiàn)各種可能，而且相當(dāng)敏感，難以只憑經(jīng)驗預(yù)估。所以，必須定制優(yōu)化，并在設(shè)計時使用相關(guān)的計算機有限元翹曲模型模擬仿真，以幫助預(yù)估最后封裝的翹曲及改善的方案例如各層厚度和材料的選擇搭配。

5 基板薄化對翹曲的影響

在基板設(shè)計時，可選擇采用不同的層數(shù)和厚度。除了對基板電性能的考慮之外，這些因素對封裝的翹曲也有影響。圖10顯示了使用4層板和2層板的封裝在翹曲上的差別。對大芯片封裝而言，使用4層基板的封裝翹曲比2層基板的會更大。這是因為4層基板含更多的金屬層和絕緣層，這些材料具有相當(dāng)高的CTE，從而使得4層基板的整個基板有效CTE值要比2層基板的大，翹曲也就相應(yīng)增大。相對而言，基板層數(shù)越多，或者基板核越薄，基板核所起的作用就越小，翹曲就會加大。以此類推，采用最新出現(xiàn)的無核基板（Coreless Substrate）的封裝翹曲將會是更大的挑戰(zhàn)。

基板變薄后帶來的另一個問題是基板設(shè)計公差的影響增大。傳統(tǒng)基板使用很厚的核，核在整個基板的機械性能上起主導(dǎo)作用，所以設(shè)計公差的影響并不明顯。但當(dāng)基板變薄后，核的主導(dǎo)作用變?nèi)酰鲗雍穸鹊脑O(shè)計公差所帶來的成品基板差異就不能再忽略了。圖11顯示了一例基板設(shè)計時公差控制的影響。第一組數(shù)據(jù)采用標(biāo)準(zhǔn)設(shè)計共差，結(jié)果封裝的翹曲在回流高溫時為96μm，超過客戶指標(biāo)（90μm）。第二組數(shù)據(jù)為改進版，對基板各層厚度的公差做了進一步控制，尤其是金屬層（信號層）。結(jié)果這一組的翹曲得到改善，降低了12μm，達(dá)到了客戶指標(biāo)要求。這說明當(dāng)基板變薄后必須加強對公差的控制，同時，當(dāng)封裝產(chǎn)品開發(fā)已進入最后階段，其它各種參數(shù)都已定型的情況下，也還有可能通過對基板各層的厚度公差進行優(yōu)化控制，以進一步改善翹曲，達(dá)到客戶指標(biāo)。

基于類似的原因，我們發(fā)現(xiàn)，基板變薄后，不同基板廠商生產(chǎn)流程控制差異所造成的成品基板差異也變得更加明顯，必須加以更嚴(yán)格的控制［6］。尤其是在現(xiàn)代的商業(yè)模式下，同一基板總是從幾家不同供應(yīng)商進貨。圖12顯示了一例同一設(shè)計但來自不同供應(yīng)商的基板對最后封裝翹曲的影響。數(shù)據(jù)表明，使用三個供應(yīng)商的基板進行封裝的翹曲都不同，相差達(dá)20μm。其中供應(yīng)商B和C的基板封裝的翹曲最后都超標(biāo)。而即使是同一供應(yīng)商A，不同的生產(chǎn)流程控制也會造成翹曲差異。

進一步研究造成基板差異的根源，我們也測量了這些基板在封裝之前裸基板每個單元本身的翹曲。圖 13 顯示的是來自不同供應(yīng)商的裸基板在封裝之前其自身的翹曲比較。可以看出，基板薄化后，不再像傳統(tǒng)的厚基板那樣平整，裸基板本身就會產(chǎn)生很大的翹曲（可達(dá)100-200μm），而且翹曲隨不同的供應(yīng)商，不同的生產(chǎn)流程控制而不同。另一個發(fā)現(xiàn)是，裸基板本身的翹曲可隨不同的基板核材料而呈現(xiàn)完全不同的狀態(tài)。

裸基板本身的翹曲除了會影響最后封裝的翹曲之外，還會影響封裝過程的可制造性（manufacturability）。例如在芯片倒裝過程中，如果裸基板的翹曲過大，會使芯片倒裝無法實施。

封裝薄化之后，基板對設(shè)計公差及供應(yīng)商生產(chǎn)流程的差異都變得更加敏感。因此，必須采用更嚴(yán)格的公差控制和供應(yīng)鏈的控制，才能更好地控制最后封裝的翹曲。

6 超薄裸芯片的翹曲

芯片本身也在不斷薄化，從100μm降至80μm，60μm，甚至50μm以下，而芯片本身的翹曲問題也開始出現(xiàn)。圖14顯示的是一顆厚度為50μm ，大小為8 mm×8 mm的裸芯片在不同溫度下的翹曲。圖中數(shù)據(jù)表明50μm厚的芯片本身的翹曲可以由室溫下的正50μm （凸形）變?yōu)楦邷?60℃下的負(fù)40μm （凹形），這種程度的翹曲還是很顯著的。需要說明的是，芯片本身的翹曲也會因不同的設(shè)計和制造過程而不同，不能一概而論。

超薄芯片本身的翹曲主要是由于硅晶和隨后一層一層的低k電路（low k layer， BEOL）之間不同的熱膨脹系數(shù)引起的。當(dāng)芯片厚時，由于硅晶的鋼性很高，不易變形，但當(dāng)芯片很薄時，鋼性顯著降低，翹曲也隨之顯著增大。

芯片本身的翹曲會增加組裝過程中的困難，及芯片倒裝過程的良率，也會對最后整個封裝的翹曲產(chǎn)生影響。

本文論述了新一代疊層封裝（PoP）的發(fā)展趨勢。主要表現(xiàn)在芯片/封裝比增大，倒裝芯片及銅柱技術(shù)的應(yīng)用，上下封裝層互連間距縮小，以及封裝超薄化。為此新的PoP技術(shù)例如穿塑孔TMV等因應(yīng)而生，新一代超低CTE基板和超高CTE塑封材料等也開發(fā)迅猛，以降低因超薄化引起的封裝翹曲。文章進一步討論了封裝翹曲這個已成為阻礙新一代PoP發(fā)展的瓶頸問題和面臨的挑戰(zhàn)。基于收集的生產(chǎn)實驗數(shù)據(jù)，可以得出如下結(jié)論：

超薄化后的封裝翹曲對芯片尺寸大小相當(dāng)敏感。

封裝的各層厚度設(shè)計以及封裝材料的選取必須根據(jù)不同應(yīng)用，不同芯片的大小進行定制優(yōu)化，采用不同的組合才能控制好翹曲。很難再使用傳統(tǒng)的同一材料配置適用于不同產(chǎn)品設(shè)計的開發(fā)模式。

超薄化后基板的設(shè)計公差以及不同供應(yīng)商的生產(chǎn)流程差異對封裝翹曲的影響變得更加顯著，因此有必要采取更嚴(yán)格的公差控制以及供應(yīng)鏈的控制。

芯片超薄化后也會使裸芯片本身出現(xiàn)顯著的翹曲問題。