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從時(shí)鐘引腳進(jìn)入FPGA后在內(nèi)部傳播路徑

FPGA開源工作室 ? 來源:未知 ? 作者:劉勇 ? 2019-09-10 15:12 ? 次閱讀
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時(shí)鐘網(wǎng)絡(luò)反映了時(shí)鐘從時(shí)鐘引腳進(jìn)入FPGA后在FPGA內(nèi)部的傳播路徑。

報(bào)告時(shí)鐘網(wǎng)絡(luò)命令可以從以下位置運(yùn)行:

A,VivadoIDE中的Flow Navigator;

B,Tcl命令:report_clock_networks -name {network_1}

報(bào)告時(shí)鐘網(wǎng)絡(luò)提供設(shè)計(jì)中時(shí)鐘樹的樹視圖。 見圖1。每個(gè)時(shí)鐘樹顯示從源到端點(diǎn)的時(shí)鐘網(wǎng)絡(luò),端點(diǎn)按類型排序。

1 時(shí)鐘網(wǎng)絡(luò)

時(shí)鐘樹:

?顯示由用戶定義或由工具自動(dòng)生成的時(shí)鐘。

?報(bào)告從I / O端口加載的時(shí)鐘。

注意:完整的時(shí)鐘樹僅在報(bào)告的GUI形式中詳細(xì)說明。此報(bào)告的文本版本僅顯示時(shí)鐘根的名稱。

?可用于查找驅(qū)動(dòng)其他BUFGsBUFGs

?顯示驅(qū)動(dòng)非時(shí)鐘負(fù)載的時(shí)鐘。

例:以vivado自帶的例子wavegen為例。點(diǎn)擊SynthesisReport CLock Networks如圖2所示。

2 Report clock Networks

如圖3所示,時(shí)鐘clk_pin_p從輸入引腳輸入之后,經(jīng)過IBUFDS,再通過MMCM生成時(shí)鐘,同時(shí)顯示了各個(gè)時(shí)鐘的頻率。如果我們未添加時(shí)鐘約束,報(bào)告將顯示Unconstrained(未約束的時(shí)鐘,root clock).可以選中未約束的時(shí)鐘右擊選擇Create Clock創(chuàng)建時(shí)鐘。

3 時(shí)鐘網(wǎng)絡(luò)


	

原文標(biāo)題:【vivado約束學(xué)習(xí)三】 時(shí)鐘網(wǎng)絡(luò)分析

文章出處:【微信公眾號(hào):FPGA開源工作室】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

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原文標(biāo)題:【vivado約束學(xué)習(xí)三】 時(shí)鐘網(wǎng)絡(luò)分析

文章出處:【微信號(hào):leezym0317,微信公眾號(hào):FPGA開源工作室】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

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